JPS6072271A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6072271A JPS6072271A JP17813083A JP17813083A JPS6072271A JP S6072271 A JPS6072271 A JP S6072271A JP 17813083 A JP17813083 A JP 17813083A JP 17813083 A JP17813083 A JP 17813083A JP S6072271 A JPS6072271 A JP S6072271A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- substrate
- conductivity type
- regions
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims 1
- 238000009826 distribution Methods 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＭＯＳトランジスタの製造方法に関する。
微細寸法のＭＯＳＩ−ランジスタは，一般に基板の不純
物濃度及びソース・ドレイン領域の不純物濃度をより高
くして所期のしきい値電圧、電流電圧特性を実現する。
物濃度及びソース・ドレイン領域の不純物濃度をより高
くして所期のしきい値電圧、電流電圧特性を実現する。
このような微細ＭＯＳ｝ランジスタではドレイン電圧を
上げていくと、ドレイン領域のｐ−ｎ接合近傍での電界
強度は、従来の低不純物濃度の基板及びドレイン領域を
有するトランジスタの電界強度に比較すると著し《高く
なることが知られている。この強い電界の為に、電子は
著しく加速され、インパクトイオン化による電子−正孔
対を多量に発生させる。発生した電子又は正孔（いわゆ
るホットキャリアン１の一部は、ドレイン近傍のゲート
絶縁膜に注入し、そこでトラップされてしまい、ＭＯ８
Ｉ−ランジスタのしきい値電圧を変化させているため、
このトランジスタを含む回路はもはや正常に動作しな（
なってしまう。
上げていくと、ドレイン領域のｐ−ｎ接合近傍での電界
強度は、従来の低不純物濃度の基板及びドレイン領域を
有するトランジスタの電界強度に比較すると著し《高く
なることが知られている。この強い電界の為に、電子は
著しく加速され、インパクトイオン化による電子−正孔
対を多量に発生させる。発生した電子又は正孔（いわゆ
るホットキャリアン１の一部は、ドレイン近傍のゲート
絶縁膜に注入し、そこでトラップされてしまい、ＭＯ８
Ｉ−ランジスタのしきい値電圧を変化させているため、
このトランジスタを含む回路はもはや正常に動作しな（
なってしまう。
微細なＭＯＳ）ランジスタに於る前述の問題を解決する
一手段として、ドレイン近傍での電界強度が弱まるよう
に、チャネル近傍のドレイン領域の不純物濃度を低下さ
せた。第１図（ａ） （ｂ）に示す構造のＭＯＳトラン
ジスタが知られている。第１図（ａ）に於て、ドレイン
領域のチャネル近傍１の不純物濃度は、チャネルから離
れた領域２の濃度より、たとえば２〜３桁低い。第１図
（ｂｌは低濃度領域３が高濃度領域４を完全に覆うよう
にしたもので。
一手段として、ドレイン近傍での電界強度が弱まるよう
に、チャネル近傍のドレイン領域の不純物濃度を低下さ
せた。第１図（ａ） （ｂ）に示す構造のＭＯＳトラン
ジスタが知られている。第１図（ａ）に於て、ドレイン
領域のチャネル近傍１の不純物濃度は、チャネルから離
れた領域２の濃度より、たとえば２〜３桁低い。第１図
（ｂｌは低濃度領域３が高濃度領域４を完全に覆うよう
にしたもので。
この場合はドレイン領域の底部でも電界強度を低く抑え
ることができる。
ることができる。
しかし、微細化されたＭＯＳトランジスタに於て第１１
ｍ （ａｌ 、 （ｂｌに示す構造を高精度に実現する
のは極めて困難である。
ｍ （ａｌ 、 （ｂｌに示す構造を高精度に実現する
のは極めて困難である。
本発明はＭＯ８Ｉ−ランジスタのドレイ′、／〒近傍で
の電界強度を低下させるための不純物分布を、自己整合
的に実現することを目的とするものである。
の電界強度を低下させるための不純物分布を、自己整合
的に実現することを目的とするものである。
本発明は、予めソース・ドレイン領域に注入した基板と
反対導電型不純物のうち、チャネル近傍の該不純物の一
部が相殺されるように、基板と同導電型不純物を選択的
に導入することを特徴とするもので、該同導電型不純物
を含む材料をゲート電極の少くともドレイン側の側壁に
残置又は付着させ、拡散により基板に不純物を導入する
ことにより、自己整合的に目的とする不純物分布を実現
するものである。
反対導電型不純物のうち、チャネル近傍の該不純物の一
部が相殺されるように、基板と同導電型不純物を選択的
に導入することを特徴とするもので、該同導電型不純物
を含む材料をゲート電極の少くともドレイン側の側壁に
残置又は付着させ、拡散により基板に不純物を導入する
ことにより、自己整合的に目的とする不純物分布を実現
するものである。
本発明により、ドレイン領域の、チャネル近傍の不純物
濃度を低下せしめ、ドレイン近傍の電界強度を弱めるこ
とができる。その結果ＭＯ８）ランジスタの信頼性上好
ましくない、ホットキャリアの発生を抑圧でき、信頼性
の高い、微細なＭＯＳトランジスタを作成できる。
濃度を低下せしめ、ドレイン近傍の電界強度を弱めるこ
とができる。その結果ＭＯ８）ランジスタの信頼性上好
ましくない、ホットキャリアの発生を抑圧でき、信頼性
の高い、微細なＭＯＳトランジスタを作成できる。
本発明の実施例を、以下に図面を用いて説明する。第２
図（ａ）に示すように公知の方法により、しきい値電圧
制御用のイオン注入、フィールド反転防止用イオン注入
のなさたｐ型半導体基板１１の上にゲート絶縁膜１２を
形成し、耐酸化性マスク材、たとえばチッ化ケイ素１３
そマスクとして多結晶シリコン１４をバターニングし、
ゲート電極とする。ゲート電極となる多結晶シリコン１
４は、チッ化ケイ素１３を被着する以前の工程で全面に
、基板と反対導電型不純物をイオン注入しである。
図（ａ）に示すように公知の方法により、しきい値電圧
制御用のイオン注入、フィールド反転防止用イオン注入
のなさたｐ型半導体基板１１の上にゲート絶縁膜１２を
形成し、耐酸化性マスク材、たとえばチッ化ケイ素１３
そマスクとして多結晶シリコン１４をバターニングし、
ゲート電極とする。ゲート電極となる多結晶シリコン１
４は、チッ化ケイ素１３を被着する以前の工程で全面に
、基板と反対導電型不純物をイオン注入しである。
この状態でｎ型不純物、たとえばリン、等をイオン注入
して、ソース領域１５とドレイン領域１６を形成する。
して、ソース領域１５とドレイン領域１６を形成する。
ついで湿式酸化で、たとえば８５０℃６０分程処理す程
度、第２層（ｂｌに示すように、多結晶シリコンからな
るゲート電極側壁には、ノース。ドレイン領域より厚め
の酸化膜１７が形成される。次に第２図（Ｃ）に示す如
く、ノース。ドレイン領域の酸化膜を除去して半導体基
板表面を露出させる。この状態で、第２図（ｄ）に示す
ように基板と反対導電型不純物、たとえばホウ素を合一
む酸化物被膜１８で、基板全面を覆う。次に反応性イオ
ンエツチング技術を用いて該被膜１８を除去すると、ゲ
ート電極側壁に、基板と反対導電型不純物を含む被膜１
８’が、第２図（ｅ）に示すように残される。次に高温
雰囲気中で該被膜１８′中の不純物を半導体基板中に拡
散することにより、第２図（ｆｌに示す如（、ソース、
ドレイン領域で被＋１１Ａ１８’に接していた部分の不
純物は相殺され、低不純物濃度領域１９が形成される。
度、第２層（ｂｌに示すように、多結晶シリコンからな
るゲート電極側壁には、ノース。ドレイン領域より厚め
の酸化膜１７が形成される。次に第２図（Ｃ）に示す如
く、ノース。ドレイン領域の酸化膜を除去して半導体基
板表面を露出させる。この状態で、第２図（ｄ）に示す
ように基板と反対導電型不純物、たとえばホウ素を合一
む酸化物被膜１８で、基板全面を覆う。次に反応性イオ
ンエツチング技術を用いて該被膜１８を除去すると、ゲ
ート電極側壁に、基板と反対導電型不純物を含む被膜１
８’が、第２図（ｅ）に示すように残される。次に高温
雰囲気中で該被膜１８′中の不純物を半導体基板中に拡
散することにより、第２図（ｆｌに示す如（、ソース、
ドレイン領域で被＋１１Ａ１８’に接していた部分の不
純物は相殺され、低不純物濃度領域１９が形成される。
このとき、ゲート電極側には、酸化膜２０の為に不純物
は拡散しない。
は拡散しない。
第２図（ｆ）は、上記拡散工程後、第２図ｔｅｌにあっ
た耐酸化性マスク材１３を除去したものである。
た耐酸化性マスク材１３を除去したものである。
本実施例によれば、ノース。ドレイン領域の低不純物濃
度部を作るための余分なマスク合わせは一切必要としな
いため、寸法１ｔｔｌＪ ？ｆｌｌ上極めて有利である
。第３図は第２図（ｆ）に於る低不純物濃度領域１９の
深さ方向の不純物濃度を模式的に示したもので、ドナー
濃度３１は、拡散により導入はれたアクセプタ濃度３２
により一部相殺され、実効的ドナー濃度は曲線３３に示
す如（低下している。
度部を作るための余分なマスク合わせは一切必要としな
いため、寸法１ｔｔｌＪ ？ｆｌｌ上極めて有利である
。第３図は第２図（ｆ）に於る低不純物濃度領域１９の
深さ方向の不純物濃度を模式的に示したもので、ドナー
濃度３１は、拡散により導入はれたアクセプタ濃度３２
により一部相殺され、実効的ドナー濃度は曲線３３に示
す如（低下している。
なお、曲線３３が負の領域は、基板と同じ導電型領域で
ある。
ある。
前述の実権例では、ソース、ドレイン領域となる高不純
物濃度領域（たとえばｎ＋ ）を予め形成しておくため
、ソース、ドレイン領域の不純物１１は、ｎ−チャネル
トランジスタの場合はｎ、ｎとなる。ところで、第２図
（ａｌに於て、ソース、ドレイン領域となるべき領域１
５．１６を、中程度の不純物濃度（たとえばｎ）にして
おいて、第２図（ｂ）から（ｄｌの工程を経過させ、次
に第２図（ｅ）で示した工程で被膜１８′から基板と同
導電型不純物を拡散させた後に（ここまでは第２図と同
様）、基板と反対導電型不純物を筒濃度にイオン注入す
る。
物濃度領域（たとえばｎ＋ ）を予め形成しておくため
、ソース、ドレイン領域の不純物１１は、ｎ−チャネル
トランジスタの場合はｎ、ｎとなる。ところで、第２図
（ａｌに於て、ソース、ドレイン領域となるべき領域１
５．１６を、中程度の不純物濃度（たとえばｎ）にして
おいて、第２図（ｂ）から（ｄｌの工程を経過させ、次
に第２図（ｅ）で示した工程で被膜１８′から基板と同
導電型不純物を拡散させた後に（ここまでは第２図と同
様）、基板と反対導電型不純物を筒濃度にイオン注入す
る。
このイオン注入時に被膜１８′下にも被膜形状に伴ない
不純物が注入される。被膜１８′下のイオン注入不純物
は先の拡散不純物を相殺する方向に作用する。ゲートへ
の注入を防止するには１３を庫（しておけばよい。この
工程によればソース、ドレイン領域２１は、第４図に示
す如（高濃度・領域２１゜中濃度領域２２．低濃度領域
２３と、３段階に不純物が注入されたこ七と同等となり
、ドレイン近傍の電界強度低下にはより効果的となる。
不純物が注入される。被膜１８′下のイオン注入不純物
は先の拡散不純物を相殺する方向に作用する。ゲートへ
の注入を防止するには１３を庫（しておけばよい。この
工程によればソース、ドレイン領域２１は、第４図に示
す如（高濃度・領域２１゜中濃度領域２２．低濃度領域
２３と、３段階に不純物が注入されたこ七と同等となり
、ドレイン近傍の電界強度低下にはより効果的となる。
第１図（ａ） 、 （ｂ）は、ドレイン近傍電界強度を
低下させうる不純物分布をもつＭＯ８Ｉ−ランジスタの
断面図、第２図（ａ）〜（ｆｌは、本発明の実施例の断
面図、第３図は本発明による不純物分布の模式図。 第４図は本発明の他の実施例の断面図である。 図において、 １．３・・・低不純物濃度領域、２．４・・・高不純物
濃度領域、１１・・・基板、１２・・・ゲート酸化膜、
１３・・・耐酸化膜性被膜、１４・・・ゲート電極、１
５・・・ソース領域、１６・・・ドレイン領域、１７．
２０・・・酸化膜、１８・・・不純物含有材料、１９・
・・低不純物領域。 代理人弁理士 則 近 憲 佑（他１名）第１図 １？ 第２図
低下させうる不純物分布をもつＭＯ８Ｉ−ランジスタの
断面図、第２図（ａ）〜（ｆｌは、本発明の実施例の断
面図、第３図は本発明による不純物分布の模式図。 第４図は本発明の他の実施例の断面図である。 図において、 １．３・・・低不純物濃度領域、２．４・・・高不純物
濃度領域、１１・・・基板、１２・・・ゲート酸化膜、
１３・・・耐酸化膜性被膜、１４・・・ゲート電極、１
５・・・ソース領域、１６・・・ドレイン領域、１７．
２０・・・酸化膜、１８・・・不純物含有材料、１９・
・・低不純物領域。 代理人弁理士 則 近 憲 佑（他１名）第１図 １？ 第２図
Claims (3)
- （１）絶縁ゲート型電界効果トランジスタの製造工程に
於て、ソース・ドレイン領域となる拡散領域を、ゲート
電極と自己整合的ｌこ形成した後で、不純物拡散係数の
小さな材料でゲート電極の少な（とも側面を覆う工程と
、基板と同導伝型不純物を含む材料をゲート電極の少く
とも側面に残置する呵う加工する工程と、該不純物含有
材料から基板−中へ不純物を拡散し、ソース・ドレイン
領域中に既に存在していた基板と反対導伝型不純物の一
部を相殺してその実効的な濃度を低下せしめる工程を含
むことを特徴とする半導体装置の製造方法。 - （２）ソース・ドレイン領域に、イオン注入又は拡散に
より基板と反対導伝型不純物を注入する工程を含むこと
を特徴とする特許 項記載の半導体装置の製造方法。 - （３）不純物含有材料の加工に、反応性イオ７ンエッチ
ングを使用することを特徴とする前記特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17813083A JPS6072271A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17813083A JPS6072271A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072271A true JPS6072271A (ja) | 1985-04-24 |
Family
ID=16043170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17813083A Pending JPS6072271A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230378A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001274390A (ja) * | 2000-01-18 | 2001-10-05 | Fuji Electric Co Ltd | 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法 |
-
1983
- 1983-09-28 JP JP17813083A patent/JPS6072271A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230378A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001274390A (ja) * | 2000-01-18 | 2001-10-05 | Fuji Electric Co Ltd | 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4078947A (en) | Method for forming a narrow channel length MOS field effect transistor | |
| US4925807A (en) | Method of manufacturing a semiconductor device | |
| US4642881A (en) | Method of manufacturing nonvolatile semiconductor memory device by forming additional impurity doped region under the floating gate | |
| US4382827A (en) | Silicon nitride S/D ion implant mask in CMOS device fabrication | |
| US4431460A (en) | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer | |
| US4575920A (en) | Method of manufacturing an insulated-gate field-effect transistor | |
| US4463492A (en) | Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state | |
| US3920481A (en) | Process for fabricating insulated gate field effect transistor structure | |
| US4103415A (en) | Insulated-gate field-effect transistor with self-aligned contact hole to source or drain | |
| US3909306A (en) | MIS type semiconductor device having high operating voltage and manufacturing method | |
| US3461361A (en) | Complementary mos transistor integrated circuits with inversion layer formed by ionic discharge bombardment | |
| JPH0697665B2 (ja) | 集積回路構成体の製造方法 | |
| US5358890A (en) | Process for fabricating isolation regions in a semiconductor device | |
| US5426327A (en) | MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations | |
| JPS614240A (ja) | 半導体装置の製造方法 | |
| US4362574A (en) | Integrated circuit and manufacturing method | |
| US4409726A (en) | Method of making well regions for CMOS devices | |
| US4305086A (en) | MNOS Memory device and method of manufacture | |
| US4350991A (en) | Narrow channel length MOS field effect transistor with field protection region for reduced source-to-substrate capacitance | |
| JPS6072271A (ja) | 半導体装置の製造方法 | |
| JP3061025B2 (ja) | 半導体装置の製造方法 | |
| US6291284B1 (en) | Method of fabricating semiconductor device | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| US4814290A (en) | Method for providing increased dopant concentration in selected regions of semiconductor devices | |
| JP2550691B2 (ja) | 半導体装置の製造方法 |