JPS6070825A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS6070825A JPS6070825A JP58179789A JP17978983A JPS6070825A JP S6070825 A JPS6070825 A JP S6070825A JP 58179789 A JP58179789 A JP 58179789A JP 17978983 A JP17978983 A JP 17978983A JP S6070825 A JPS6070825 A JP S6070825A
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- JP
- Japan
- Prior art keywords
- parity
- counter
- bit
- storage circuit
- circuit
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野の説明
本発明はパリティチェックを必要とするカウンタに関し
、特に、パリティグレディクトに関するものである。
、特に、パリティグレディクトに関するものである。
（２）従来技術の説明
パリティチェックを必要とするカウンタ回路のブロック
構成の一例を第１図に示す。初期設定指示２０４１Ｃよ
υカウンタ１０及び期待パリティ格納回路６０は初期値
ＡＬＬ ” ０”及び′１“°をセットされる。
構成の一例を第１図に示す。初期設定指示２０４１Ｃよ
υカウンタ１０及び期待パリティ格納回路６０は初期値
ＡＬＬ ” ０”及び′１“°をセットされる。
パリティチェック回路３０は、出力線１００に現われた
値により実際のパリティを算出し、出力線４０２に現わ
れた期待パリティビットと比較し、異なっている場合に
は３０１に論理″１″を出力する。パリティチェック回
路４０は、同様に出力線１００に現われた値によシ期待
パリティビットが反転する時期を判断し、期待パリティ
を反転させる時期と判断すると４０１に論理″１″を出
力し、期待パリティピットを反転させた結果を５０１に
出力する。尚、アップダウン指示２０２は論理１パのと
きインクリメント、論理″０”のときデクリメントを示
し、ちらかじめ指定しであるものとする。
値により実際のパリティを算出し、出力線４０２に現わ
れた期待パリティビットと比較し、異なっている場合に
は３０１に論理″１″を出力する。パリティチェック回
路４０は、同様に出力線１００に現われた値によシ期待
パリティビットが反転する時期を判断し、期待パリティ
を反転させる時期と判断すると４０１に論理″１″を出
力し、期待パリティピットを反転させた結果を５０１に
出力する。尚、アップダウン指示２０２は論理１パのと
きインクリメント、論理″０”のときデクリメントを示
し、ちらかじめ指定しであるものとする。
外部からカウントクロック２０３が入力されると、カウ
ンタ１０はアップダウン指示２０２によシインクリメン
ト又はデクリメントを行い、パリティエラー格納回路５
０は３０１の値を１期待パリティ格納回路６０は５０１
の値をそれぞれ格納する。
ンタ１０はアップダウン指示２０２によシインクリメン
ト又はデクリメントを行い、パリティエラー格納回路５
０は３０１の値を１期待パリティ格納回路６０は５０１
の値をそれぞれ格納する。
以上で１カウント行ったことＩＣなシ、新たに出力され
た出力線１００ 、４０２の値によυ次のカウントの準
備を上記の実行を繰返すことにょ）行う。このうち、パ
リティチェック回路４ｏはカウンタに初期値としてセッ
トされる値に対する期待パリティ（論理″１”）を初期
値として１カウントクロツク毎に次のパリティビットを
予想するものである。
た出力線１００ 、４０２の値によυ次のカウントの準
備を上記の実行を繰返すことにょ）行う。このうち、パ
リティチェック回路４ｏはカウンタに初期値としてセッ
トされる値に対する期待パリティ（論理″１”）を初期
値として１カウントクロツク毎に次のパリティビットを
予想するものである。
この手法を第２図を用いて説明する。
第２図（１）は４ピツトカウンタのカウント遷移とその
ときのパリティを示したものである。図中、矢印はパリ
ティがカウントによシ変化（即ち反転）する部分を示し
ている。これよシ次のカウントクロックによってカウン
タ内のレジスタにセットされるカウント値のパリティが
反転する条件をＰＰｎ（Ｉ）、ＰＰｎ（Ｑ（但し、ｎは
カウンタのビット幅を示し、（Ｉ）はインクリメント時
、０はデクリメント時を示す）とすると、４ビツトカウ
ンタに対する条件ＰＰ、（Ｚ）、ＰＰ４（［］は第２図
（１）よシ、ＰＰ４（Ｉ）＝；ｉ’＋ｂｃ ・・・・・
・・・・・・曲・曲・・曲曲曲・・・曲・・ （１）Ｐ
Ｐ４（ト）＝ ａ ＋ ｂ ｃ ・・・・・・・・・・
・・・・・・・・・・・・ ゛ ・・・ Ｃ）となる。
ときのパリティを示したものである。図中、矢印はパリ
ティがカウントによシ変化（即ち反転）する部分を示し
ている。これよシ次のカウントクロックによってカウン
タ内のレジスタにセットされるカウント値のパリティが
反転する条件をＰＰｎ（Ｉ）、ＰＰｎ（Ｑ（但し、ｎは
カウンタのビット幅を示し、（Ｉ）はインクリメント時
、０はデクリメント時を示す）とすると、４ビツトカウ
ンタに対する条件ＰＰ、（Ｚ）、ＰＰ４（［］は第２図
（１）よシ、ＰＰ４（Ｉ）＝；ｉ’＋ｂｃ ・・・・・
・・・・・・曲・曲・・曲曲曲・・・曲・・ （１）Ｐ
Ｐ４（ト）＝ ａ ＋ ｂ ｃ ・・・・・・・・・・
・・・・・・・・・・・・ ゛ ・・・ Ｃ）となる。
これよシ、
ＰＰｎ仝Ｕ＠ＰＰｎ（Ｉ） ＋ Ｕ−ＰＰｎ（Ｑ 、、
、、−、、、、、、、、、、、、、、、、、、、、、（
３）とするとぐ但し、Ｕは第１図（１）の入力線２０２
の値を示し、論理″１”のときインクリメント、論理゛
０″のときデクリメントを示す）、 ＰＰ４＝ＵＩＩＰＰ４（■）＋ＵＩＩＰＰ４０＝Ｕ−（
ａ＋ｂＣ）十Ｕ嗜（ａ＋ｂｃ） ・・・・・・・・・・
・・・・ ・・ ・・ ・−・ （４）同様に、５ビツ
トカウンタ８ビツトカウンタのパリティ父転条件ＰＰ、
％ＰＰａは次式のようになシ、この回路例を第３図、第
４図に示す。
、、−、、、、、、、、、、、、、、、、、、、、、（
３）とするとぐ但し、Ｕは第１図（１）の入力線２０２
の値を示し、論理″１”のときインクリメント、論理゛
０″のときデクリメントを示す）、 ＰＰ４＝ＵＩＩＰＰ４（■）＋ＵＩＩＰＰ４０＝Ｕ−（
ａ＋ｂＣ）十Ｕ嗜（ａ＋ｂｃ） ・・・・・・・・・・
・・・・ ・・ ・・ ・−・ （４）同様に、５ビツ
トカウンタ８ビツトカウンタのパリティ父転条件ＰＰ、
％ＰＰａは次式のようになシ、この回路例を第３図、第
４図に示す。
ここに、ａ、 ｂ、 ｃ、 ｄ％ｅ、 ｆ、 ｇは力ｆ
）７り（Ｄ出力ビットの最下位から最上位へ順に名前付
けしたものとする。
）７り（Ｄ出力ビットの最下位から最上位へ順に名前付
けしたものとする。
ところで、近頃のいわゆるハードウェアの設計目標の一
つに装置及び回路の小型化がちる。以前よシ少ない）・
−ド量で以前のものと同等或いはそれ以上の性能を出さ
なければならない。この目標達成に大きく寄与している
ものの一つに論理素子の高集積化がある。例えば、カウ
ンタ１０は４ビツトスライスで１素子になっているし、
パリティチェック回路３０も入力９ビツトまでは１素子
として提供されている。
つに装置及び回路の小型化がちる。以前よシ少ない）・
−ド量で以前のものと同等或いはそれ以上の性能を出さ
なければならない。この目標達成に大きく寄与している
ものの一つに論理素子の高集積化がある。例えば、カウ
ンタ１０は４ビツトスライスで１素子になっているし、
パリティチェック回路３０も入力９ビツトまでは１素子
として提供されている。
一方、第３図、第４図でも明らかなように、カウンタ有
効ビット数を変更した場合、パリティチェック回路は異
なる形をとル、例えば、５ビツトモード、８ビツトモー
ドのどちらでも動く可能性のあるカウンタ回路ではカウ
ンタの外付は回路が大きくなってしまうという問題があ
った。
効ビット数を変更した場合、パリティチェック回路は異
なる形をとル、例えば、５ビツトモード、８ビツトモー
ドのどちらでも動く可能性のあるカウンタ回路ではカウ
ンタの外付は回路が大きくなってしまうという問題があ
った。
（３）発明の詳細な説明
本発明は従来の技術に内在する上記問題点を解消する為
になされたものであシ、従って本発明の目的は、カウン
タ出力及びモード切換信号を入力とする読出し専用メモ
リを採用することによシ、複数のモードによるカウント
動作に対してハリテイプレデイクト、パリティチェック
を行いカウンタ回路の小型化を計ることにある。
になされたものであシ、従って本発明の目的は、カウン
タ出力及びモード切換信号を入力とする読出し専用メモ
リを採用することによシ、複数のモードによるカウント
動作に対してハリテイプレデイクト、パリティチェック
を行いカウンタ回路の小型化を計ることにある。
０）発明の構成
上記目的を達成する為に、本発明に係るカウンタ回路は
、外部クロックによシカラントを行うカウンタと、該カ
ウンタの期待パリティビットを格納するパリティ格納回
路と、前記カウンタの出力信号及びモード切替信号を入
力としてパリテイプレデイクトビット及び実際のパリテ
ィビットを生成し前記パリティ格納回路に格納されてい
る前記期待パリティビットと比較して前記カウンタのパ
リティエラーを検出する読出し専用メモリと、前記検出
されたパリティエラーを格納するパリティエラー格納回
路とによシ構成される。
、外部クロックによシカラントを行うカウンタと、該カ
ウンタの期待パリティビットを格納するパリティ格納回
路と、前記カウンタの出力信号及びモード切替信号を入
力としてパリテイプレデイクトビット及び実際のパリテ
ィビットを生成し前記パリティ格納回路に格納されてい
る前記期待パリティビットと比較して前記カウンタのパ
リティエラーを検出する読出し専用メモリと、前記検出
されたパリティエラーを格納するパリティエラー格納回
路とによシ構成される。
（５）発明の詳細な説明
次に本発明をその好ましめ一実施例について第５図を用
いて具体的に説明する。
いて具体的に説明する。
第５図は本発明の一実施例を示すブロック構成図である
。本実施例は８ビツトカウンタの（ｉ・￥成でモード切
替入力２０１によ、り８ビットカウントモード（論理″
１″）、５ビツトカウントモード（論ｉ”ｏ’“）と切
換える構成である。読出し専用メモリ１４０には下式に
よって生成されたコードがあらかじめ書込まれている。
。本実施例は８ビツトカウンタの（ｉ・￥成でモード切
替入力２０１によ、り８ビットカウントモード（論理″
１″）、５ビツトカウントモード（論ｉ”ｏ’“）と切
換える構成である。読出し専用メモリ１４０には下式に
よって生成されたコードがあらかじめ書込まれている。
べ１０７Ｘ１０５Ｘ１０３Ｘ１０２））＋（２０２）（
（１０８）＋６０７）（商）＋（１０７Ｘ１０５Ｘ１０
４）＋（１０７）（１０５Ｘ１０３）（１０２）））＋
（２０１） （（２０２）（（１０Ｂ）＋（１０７Ｘ１
０６）＋（１０７Ｘ１０５） ）＋（２０２）（（１０
８）べ１０７）（１０６）＋（１０７）（１０５）））
■（１４０２）・・・・・・（７）（１４０４） ＝
（１０Ｂ）■（１０７）■（１０６）■（１０５）■（
１，０４）■（（２０１）・（（１０■（１０２）■（
１０１）））■（１４０２） ・・・・・・・・・・・
・・・・・・・・・・・・・・・・（８）但し、（（ｎ
） ： ｎは自然数）は図中の信号線番号ｎ（本実施例
の場合にはｎ＝３であシ、このｎの値はカウンタ１１０
の出力ビツト数によって決定される）に現われる値を示
す。また（ｎ）は（ｎ）の論理反転値を示す。
（１０８）＋６０７）（商）＋（１０７Ｘ１０５Ｘ１０
４）＋（１０７）（１０５Ｘ１０３）（１０２）））＋
（２０１） （（２０２）（（１０Ｂ）＋（１０７Ｘ１
０６）＋（１０７Ｘ１０５） ）＋（２０２）（（１０
８）べ１０７）（１０６）＋（１０７）（１０５）））
■（１４０２）・・・・・・（７）（１４０４） ＝
（１０Ｂ）■（１０７）■（１０６）■（１０５）■（
１，０４）■（（２０１）・（（１０■（１０２）■（
１０１）））■（１４０２） ・・・・・・・・・・・
・・・・・・・・・・・・・・・・（８）但し、（（ｎ
） ： ｎは自然数）は図中の信号線番号ｎ（本実施例
の場合にはｎ＝３であシ、このｎの値はカウンタ１１０
の出力ビツト数によって決定される）に現われる値を示
す。また（ｎ）は（ｎ）の論理反転値を示す。
まず、８ビツトカウントモードで動作をする場合、即ち
、モード切換人力２０１が論理″′１”のときを考える
。アップダウン指示２０２はあらかじめ論理“１″（イ
ンクリメント指示）又は論理″０″（デクリメント指示
）にセットされているとする。
、モード切換人力２０１が論理″′１”のときを考える
。アップダウン指示２０２はあらかじめ論理“１″（イ
ンクリメント指示）又は論理″０″（デクリメント指示
）にセットされているとする。
外部から初期設定指示２０４を受けると、８ビツトカウ
ンタ１１０は初期値として第６図の値を、期待パリティ
格納回路（７リツプフロツプ）１６ｏは初期、値として
論理″１”をそれぞれセットされる。
ンタ１１０は初期値として第６図の値を、期待パリティ
格納回路（７リツプフロツプ）１６ｏは初期、値として
論理″１”をそれぞれセットされる。
読出し専用メモリ１４０はカウンタ出力１０１ 、１０
２・・・・・・・・・１０８、アップダウン指示２０２
、期待パリティピッ） １４０２をアドレス入力として
（７）式よシ出力線１４０１に次の期待パリティビット
を、（８）式より出力３） 線１４０４にパリティエラ
ーをそれぞれ出力する。
２・・・・・・・・・１０８、アップダウン指示２０２
、期待パリティピッ） １４０２をアドレス入力として
（７）式よシ出力線１４０１に次の期待パリティビット
を、（８）式より出力３） 線１４０４にパリティエラ
ーをそれぞれ出力する。
外部からのクロック２０３が入力されると、カウンタ１
１０はカウントを行い、期待パリティ格納回路（フリッ
プ７０ツブ）１６０はカウント後の期待パリティビット
１４０１を格納し、パリティエラー格納回路（フリップ
フロップ）１５０はパリティエラー１４０４を格納し、
もしパリティエラー１４０４が論理”１”であればホー
ルドする。２０５は外部からのパリティエラーリセット
入力である。
１０はカウントを行い、期待パリティ格納回路（フリッ
プ７０ツブ）１６０はカウント後の期待パリティビット
１４０１を格納し、パリティエラー格納回路（フリップ
フロップ）１５０はパリティエラー１４０４を格納し、
もしパリティエラー１４０４が論理”１”であればホー
ルドする。２０５は外部からのパリティエラーリセット
入力である。
このようにして、カウントを行うことが可能であるが、
５ビツトモードの場合も同様に動作することは明らかで
ある。
５ビツトモードの場合も同様に動作することは明らかで
ある。
以上のように異なったビット幅モードで動作するパリテ
ィチェックを必要とするカウンタ回路において、パリテ
ィチェック回路及びパリティチェック回路を合わせて読
出し専用メモリで構成することが可能であシ、これにょ
シ、カウンタ回路の小型化が推進される。
ィチェックを必要とするカウンタ回路において、パリテ
ィチェック回路及びパリティチェック回路を合わせて読
出し専用メモリで構成することが可能であシ、これにょ
シ、カウンタ回路の小型化が推進される。
（６）発明の詳細な説明
本発明は、以上説明したように、カウンタの出力信号及
びモード切替信号を入力としてバリティプレディクトビ
ット及び実際のパリティビットを生成してパリティ格納
回路に格納されている期待パリティビットと比較し、カ
ウンタのパリティエ２−を検出する読出し専用メモリを
有して、カウンタ回路の小型化を計ることができる。
びモード切替信号を入力としてバリティプレディクトビ
ット及び実際のパリティビットを生成してパリティ格納
回路に格納されている期待パリティビットと比較し、カ
ウンタのパリティエ２−を検出する読出し専用メモリを
有して、カウンタ回路の小型化を計ることができる。
第１図（１）は従来回路の一ブロック図である。
１０・・・カウンタ、３０・・・パリティチェック回路
、５０・・・パリティエラー格納回路、６０・・・期待
パリティ格納回路 第１図（２）は第１図（１）に示すブロック図の初期値
衣である。 第２図（１）は４ビツトカウンタの遷移図、同図（２）
は４ビツトカウンタのバリティプレディクト回路の一例
を示す図である。 第３図は５ビツトカウンタの、第４図は８ビットカウン
、りのパリティンッディクト回路の一例を示す図である
。 Ｕ・・・アップダウン指示（論理゛１″のときインクリ
メント指示、論理″′０″のときデクリメント指示）第
５図は本発明の一実施例を示すブロック４８構成図であ
る。 １１０・・８ビツトカウンタ、１４０・・・読出１７専
用メモＩＪ、１５０・・パリティエラー格納回路（ノリ
ツブフロップ）、１６０・・・期待パリディ格納回路（
ノリツブフロップ） 第６図は第５図の初期値衣である。 特許出願人 日本電気株式会社 代理人 弁理士熊谷雄太部 第１図（１） 第１ 図（２） ィンクリメ外の場△ デ゛り１１ノンＬＬ７１ｊ島イト
第 ２ 図 （１） ８１２ Ｐを （２） 第 ５図 弗６図
、５０・・・パリティエラー格納回路、６０・・・期待
パリティ格納回路 第１図（２）は第１図（１）に示すブロック図の初期値
衣である。 第２図（１）は４ビツトカウンタの遷移図、同図（２）
は４ビツトカウンタのバリティプレディクト回路の一例
を示す図である。 第３図は５ビツトカウンタの、第４図は８ビットカウン
、りのパリティンッディクト回路の一例を示す図である
。 Ｕ・・・アップダウン指示（論理゛１″のときインクリ
メント指示、論理″′０″のときデクリメント指示）第
５図は本発明の一実施例を示すブロック４８構成図であ
る。 １１０・・８ビツトカウンタ、１４０・・・読出１７専
用メモＩＪ、１５０・・パリティエラー格納回路（ノリ
ツブフロップ）、１６０・・・期待パリディ格納回路（
ノリツブフロップ） 第６図は第５図の初期値衣である。 特許出願人 日本電気株式会社 代理人 弁理士熊谷雄太部 第１図（１） 第１ 図（２） ィンクリメ外の場△ デ゛り１１ノンＬＬ７１ｊ島イト
第 ２ 図 （１） ８１２ Ｐを （２） 第 ５図 弗６図
Claims (1)
- 外部クロックによシカラントを行うカウンタと、該カウ
ンタの期待パリティピットを格納するパリティ格納回路
と、前記カウンタの出力信号及びモード切替信号を入力
としてパリテイプレデイクトビット及び実際のパリティ
ビットを生成し前記パリティ格納回路に格納されている
前記期待パリティヒツトと比較して前記カウンタのパリ
ティエラーを検出する読出し専用メモリと、前記検出さ
れたパリティエラーを格納するパリティエラー格納回路
とを持つことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179789A JPS6070825A (ja) | 1983-09-27 | 1983-09-27 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179789A JPS6070825A (ja) | 1983-09-27 | 1983-09-27 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070825A true JPS6070825A (ja) | 1985-04-22 |
Family
ID=16071916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179789A Pending JPS6070825A (ja) | 1983-09-27 | 1983-09-27 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5971539A (en) * | 1997-12-26 | 1999-10-26 | Yugen Kaisha Mana Japan | Lens-to-temple joint structure for a pair of eyeglasses |
-
1983
- 1983-09-27 JP JP58179789A patent/JPS6070825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5971539A (en) * | 1997-12-26 | 1999-10-26 | Yugen Kaisha Mana Japan | Lens-to-temple joint structure for a pair of eyeglasses |
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