JPS6068796A - 走査回路の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は集積回路化に適した時分割交換機のディノタル
集線段の走査回路の制御方式に関するものである。

（従来技術） 時分割交換機のディノタル集線段においては、走査回路
はイメージメモリを用いて加入者線のループ状態イｃ蓄
積するように構成されており、加入者の発呼検出及び通
話状態監視は、中央処理装置からのオーダによりイメー
ジメモリを読取ること前記イメージメモリは、加入者線
もしくは中継線のチャネル数分の情報を蓄積するエリア
が必要で、汎用メモリを用いて構成することもできるが
、・・イタエイ上に直列信号として時分割的に入力され
てくる走査情報を蓄積するためシーケンシャルアドレス
発生機構を具えた時間スイッチメモリを用いることが、
回路の小形化上効果がある。

回路の小形化を完全に実現するためには更に走査情報の
瞬断に対し保護を行なう瞬断保護回路、中央処理装置か
らの読取りに対してデータを返送するための制御回路、
メモリの書込み、読取りデータに対する・にリティ発生
、チェ、り回路などの周辺部分もＬＳＩ化等によｐ小形
化する必要がある。

また時間スイッチメモリを用いる場合、（１）　ハイウ
ェイ上に直列信号として入力されてくるデータが、中央
処理装置からの読取りに対し出力すべき単位とは必ずし
も一致した配列となっていないので、配列変換のために
外付メモリを設ける等手段が必要である。

（２）ノ・イタエイ上のデータ速度と走査周期に差がち
り、時間スイッチメモリを所定のサンプルタイミングで
のみ書込みを行なわせ、その他のタイミングでは、書込
みを行なわせないだめノーオペレーンヨン動作手段を要
する。

（３）時間スイッチメモリと周濯部ＣＬＳＩ化されると
して）、ヒの間のインタフェース数が多く、ＬＳＩの端
子制限から入出力端子のノクス化が必要となる。

等の問題があって、回路の小形化（ＬＳＩ化）を阻んで
いた。

第１図は、イメージメモリとし−０人カッ・イウエイ−
１＝のデータのサンプ０ルデータ及び中間結果を蓄積す
る１次メモリと、処理結果を蓄積して中央処理装置より
の読出しに備える２次メモリとを用いてイメージ走査を
行なう従来の時分割交換機の集腺没の走つ１を回路の構
成を表わすブ１」ツク図である。

走査信−弓には、加入者線のループの有無を論理０／１
で表わし、ノ・イウエイに時分割多重されて人力される
加入者線走査線装置（以下ＬＳＣＮという）前１氾ＬＳ
ＣＮと同様の表わし方であるが、集線スイ。

チで音声信号と同様に集線すなわちタイムスロット変換
されたトランク走査装置（以下：ｒＳＣＮという）前記
ＴＳＣＮと同様のタイムスロット配列であるが公衆電話
の硬貨識別等のだめの１６ｋＨｙ、信号の有無を論理０
／１で表わしたものが信号となっている１　６　ＫＳＣ
Ｎがある。第１図ではタイムスロ、１・配列の等しいＴ
ＳＣＮと１６　ＫＳＣＮ　Ｉ′ｉ寸とめてＴＳＣＮとし
て表わしである。またメモリ書込み、読出しの際にノク
リティ生成、チェックが行なわれるが、その機能につい
ては本発明の構成とは直接関係がないので説明を省略し
てあり、」ン、下の各図においても同様である。

第１図において１０１．１０２はそれぞれＬＳＣＮ　。

ＴＳＣＮの入カッ・イウエイ、２は１次メモ１八３は２
次メモリ、４は瞬断保獲部であって、動作の概要を説明
すると以下の通υである。

（１）　入力ハイウェイ１０１上のＬＳＣＮもしくは入
力ハイウェイ１０２上のＴＳＣＮを１次メモリ２に書込
みラストルックＬＬとする。

（２）　サンプル間隔τ８後に同様にＬ　Ｌを書込むと
ともに、旧］、　Ｌ　ｆ−夕を読出してＬＬ２として書
込む。

（３）　（１）、Ｃ２）の処理と同時に入力ハイウェイ
１０１もしくはノ０２上の現在のデータすなわちプレゼ
ントル、りｐ　ｔ、とＬＬ及びＬＬ２の多数決をとり（
これにより瞬断保巡が行なわれる）２次メモリに１込み
ＳＣＮとする。なお以上（１）〜（３）は時分割的に全
タイツ、スロットすなわち全加入者及び全中継線に相当
するデータが処理される。

（４）　中央処理装置から読取りオーダがあったときは
、前記ＳＣＮを読出して返送する。このとき連続した加
入者線番号あるいは中継線番号のデータをまとめて返送
する。

第２図は時間スイッチメモリのブロック図、第３図は時
間スイッチメモリの動作を示すタイムチャートであっ、
て、図では１０２４ワードのメモリ、すなわち］、０２
４Ｘ１０２４のタイムスロット変換機能をもった時間ス
イッチの場合について示す。時間スイッチメモリについ
ては公知であるので、説明は省略する。前記時間スイッ
チメモリを第１図の走査回路に使用する場合、１次メモ
リの書込みはデータ配列の異なるＬＳＣＮ　、　ＴＳＣ
Ｎ　２種類のデータを書込むためランダム書込みが必要
であり、寸だ２次メモリの読取シは中央処理装置からの
呼処理にもとづくアクセスであるためランダム読取りが
必要である。したがって１次メモリをランダムライト／
シーケンシャルリードで、２次メモリをンーケンシャル
ライト／ランダムリードで動作させることにより、走査
回路のメモリとして使用することができる。

第４図は入力ハイウェイ上のデータのビット配列を示す
ものである。中央処理装置からの命令に対して返送する
データは、中央処理装置のビット長によるが一般に１６
あるいは３２程度のまとまりで連続した加入者番号又は
中継線番号のデータ内容が読取られる。このため、２次
メモリ上では同一の読取り単位に属するデータは同一の
番地に書込まれていなくてはならない。一方入カハイウ
ェイ上のデータ配列は第４図に示した通り加入者番号も
しくは中継線番号順になっていないので、このために１
次メモリと２次メモリの間、又は１次メモリの書込みと
読出しの間又は１次メモリ書込み前に配列変換を行なわ
なければならない。

第５図はザンゾル間隔を８ｍｓとして走査回路の動作を
行なわせる場合のハイウェイフォーマ、トを示すもので
ある。中央処理装置からの読取周期は１０？〜数１０ｍ
５程度であって、１フレームの周期１２５７１ｓに比し
て非常に長い。そのため１次メモリ及び２次メモリの動
作も数マルチフレームに１する周期で各フレーム毎にた
とえば第１のフレームで加入者ｍ号若番側のＬＳＣＨの
１次メモリ書込み、第２のフレームで加入者番号老番側
のＬＳＣＮの１次メモリ書込み、第３のフレームでＴＳ
ＣＮの１次メモリ店込み、第４のフレームで１６　ＫＳ
ＣＮの１次メモリ１込み、第５のフレーム以降でＰＬと
ＬＬによる瞬断保護演算及び２次メモリへの書込み、と
いうようにフレーム分割して動作をさせることになる。

但し以上のような動作を行なわせる場合は、メモリが７
−ケンシヤルアクセスされているため書込みを行なわな
い、すなわちノーオにレーションの動作をさせることが
必要である。１次メモリは読出したデータを再寝込みす
ることによりノーオペレーンヨン動作が実現できるが、
２次メモリは読出しが中央処理装置よりランダムアクセ
スで行なわれるため同様の方法がとれず、伺らかのノー
オ々レーション動作実現手段を設けなければならない。

第１図中において一点鎖線で囲まれた部分５０１が１次
メモリ及び２次メモリに対して周辺部となるが、周辺部
にはこれまでに述べた配列変換手段ノーオペレーション
動作実現手段を設ける必要がある。寸だ走査回路の小形
化のためには周辺部のＬＳＩ化が必要であるが、１次メ
モリ及び２次メモリとのインタフェース線が多くそのま
−ＪＬＳＩ化することは端子数の著しく多いＬＳＩとな
って効果が不十分であるので、バス此等インタフェース
線を少なくすることが必要であシ、その際にバスの入出
力衝突保護対策をとる必要がある。

（発明の目的） 本発明の目的は、かかる問題点を解決し、イメ−ツメモ
リとして時間スイッチを用い、周辺回路部を１、Ｓｌ化
に適するように構成し、走査回路を小形化するだめの構
成及び制御方法を提供することにある。

（発明の構成） 本発明の構成は、 （１）　イメーノメモリ書込み時のハイウェイ上のデー
タ配列を、中央処理装置からの読取りの際のデータ配列
に変換して１゛込む配列変換手段、（２）　時ＩＭＪス
イッチメモリをノーオペレーション動作させるだめの手
段、 （３）時間スイッチメモリと周辺回路部との間をバス化
する際の入出力衝突保護手段、 を設けて、メモリ素子として時間スイッチメモリの使用
を可能にすると共に、周辺回路部もＬＳＩ化に適する構
成としたことを特徴とする走査回路方式である。

以下図面を用いて詳細に説明する。

（実施例） 第６図は本発明の走査回路のプロ、り図を示すものであ
る。第６図中において１次メモリ２．２次メモリ３は前
記したごとく時間スイッチメモリを用いるととができ、
従来技術において既にＬＳＩ化が実現されている。周辺
部すなわち一点鎖線で囲まれた部分５０２は、配列変換
、時間スイッチメモリのノーオペレーション制御、１次
バス６及び２次パス７の衝突保護の各手段を含みＬＳＩ
化可能な回路構成としている。以下にその詳細を説明す
る。

第７図は配列変換手段を実現する実施例についてタイム
チャートを示すものであって、前述した第５図のフレー
ム分割動作を更に細分して動作させることによって実現
するものである◇−例としてＬＳＣＨの場合について説
明すれば、第１のフレームでは加入者番号０から８タイ
ムスロット間隔で加入者番号０，１．２　の順で１次メ
モリ書込みを行ない、第２のフレームでは加入者番号１
２８から同様に８タイムスロット間隔で加入者番号１２
８．１２９，１３０・・・の順で１次メモリ書込みを行
ない、以下同様のことをくり返すことにより配列変換を
行なうものである。

本実施例の配列変換方式に、よれば、配列変換用のメモ
リを特に設けずして、１次メモリの書込みを入力・・イ
ウエイのデータ速度に比し遅いクロックで行なうのみで
配列変換を行なわせることができ、周辺回路はさほど大
きくせずにすむことになる。

第８図は本発明において２次メそりのノーオペレーショ
ン動作を実現する実施例についてタイムチャートを示す
ものである。１次メモリの内容は各ワードｉｊｆに（Ｌ
ＬとＬ　Ｌ　２　）　Ｘ　ｎタイムクロ。

１・分の２　＋＋ビット分であるが、２次メモリの内容
はＳＣＮ　Ｘ　ｒｎタイムスーロット分のｍビットのみ
であるので、ｍ　＝　２　ｎ　（ｎ　Ｘ　２回分）のビ
ットを１アドレスに化Ａ責すると１アドレスおきにダミ
ーとするととができる。このことを利用して偶数番地を
ダミーとして用い、フレーム同期信Ｍ、　Ｆを連続的に
加えることにより、シーケンシャルアドレスを０に固定
して引込みがダミーの０番地のみに連続して行なわれる
ようにして、ノーオペレーション制御が実現できる。

本方法により、１次メモリとともに２次メモリにも従来
技術において既にＬＳＩ化が実現されている時間スイッ
チメモリを使用し得る。

第９図は第６図の走査回路の動作を示すタイムチャート
であって、１次メモリと２次メモリはクロ、り、フレー
ム同期信号とも半相ずらして供給されている。これによ
シ、各メモリの動作に必要なデータアドレス情報は２本
のバスすなわち１次バス、２次バスに図示の）−−−１
，１−１のように時分割的に入力データを供給し、また
出力データを受信することが可能であシ、入出力切替わ
り時のデータの衝突保護のだめのガード時間も確保され
ている。

なお、２次メモリの偶数番地への書込みは前記したとお
シ、ダミー動作となる。

本方法により、周辺部から時間スイッチメモリへの信号
線はバス化することができ、周辺部をＬＳＩ化する場合
に端子数を増大させないですむことになる。

（発明の効果） 以」二説明したように、本発明によればメモリ素子とし
てｌＩｈ間スイッチメモリの使用を可能にし、周辺回路
部もＬＳＩ化に適した構成となっているので、走査回路
の小形化が実現でき、さらには集線装置の小形化ができ
る利点がある。

【図面の簡単な説明】

第１図は従来の時分割交換機の集線段の走査回路の構成
を表わすブロック図、第２図は時間スイッチメモリのプ
ロ、り図、第３図は時間スイッチメモリの動作を示すタ
イムチャート、第４図は入力ハイウェイ上のデータのビ
ット配列、第５図は・・イウエイフォーマ、トの一例、
第６図は本発明の走査回路のブロック図、第７図は配列
変換手段の実施例を説明するタイムチャート、第８図は
２次メモリのノーオペレーション動作実現のだめの実施
例を説明するタイムチャート、第９図は本発明の走査回
路の動作を示すタイムチャートである。 ノＯＪ・・ＬＳＣＮ入力ハイウエイ、１０２・・ＴＳＣ
ＮＳＣＮイカハイウェイ・・１次メモリ、３２次メモリ
、４・・・瞬断保護部、　５０１　、’　５　’０２・
・・周辺部。 ６・・１次バス、７・２次パス。 特許出願人　沖電気工業株式会社 日本電信電話公社 富士通株式会社 Ｍ 第３図 読上データ　― 第４図 第５図

Claims (6)

【特許請求の範囲】
1. （１）　イメージメモリとして入力ハイウェイ上のデー
   タの一定間隔の連続複数個のサンゾルデータを舒積する
   １次メモリと、前記連続複数個のサンプルデータの多数
   決演算により得られる処理結果を蓄積して処理装置より
   の読出しに備える２次メモリと、前記１次メモリ及び２
   次メモリとの入出力データの授受及びメモリ書込み／読
   出し動作の制６＋１を？ｊなう周辺回路部とから構成さ
   れ、入力ハイウェイ上のブ゛−タ配列を、配列変換手段
   を設けて中央処理装置からアクセスされる際のデータ配
   列に変換して１次メモリに書き込むようにしたことを特
   徴とする走査回路の制御方式。
2. （２）　配列変換手段として、入カッ・イウエイ」二の
   データを不連続にサンプルすることにより１ワードを構
   成して１次メモリに書込み、かつ、フレーム毎に前記不
   連続にサンプルする動作を開始ビットを変更しながら行
   なうことによって複数フレームで入力ハイウェイ上の全
   ビットのデータの１次メモリ書込みを完了するようにし
   たことを特徴とする特許請求の範囲第１項記載の走査回
   路の制御方式。
3. （３）］次メモリ及び２次メモリとして、メモリー素子
   とシーケンシャルアドレスを力えるカウンタと該シーケ
   ンシャルアドレスと外部からのランダムアドレスとの切
   替えを行なう切替回路と１−込み読出し制御部とからな
   る時間スイッチメモリを用い、該１次メモリ及び２次メ
   モリのノーオペレーション動作の手段を設けたことを特
   徴とする特許請求の範囲第１項記載の走査回路の制御方
   式。
4. （４）　時間スイッチメモリのノーオにレーゾヨン動作
   の手段として、時間スイッチメモリの０番地ヲタミーエ
   リアとし１、該時間スイッチメモリにフレーム同期信号
   を連続的に供給することによりＯ番地のみにダミー書込
   みさせるようにしたことを特徴とする特許請求の範囲第
   ３項記載の走査回路の制御方式。
5. （５）１次メモリ及び２次メモリと周辺回路部との間に
   データパス及びアドレスバスの入出力衝突保護手段を設
   けたことを特徴とする特許請求の範囲第１項記載の走査
   回路の制御方式。
6. （６）　ブ”−タパス及びアドレスバスの入出力衝突保
   護手段として、１次メモリと２次メモリへ互に逆相のり
   １」７りを供給して動作に位相差を設けたことを特徴と
   する特許請求の範囲第５項記載の走査回路の制御方式。