JPS6068732A - 時分割方向制御形等化増幅回路 - Google Patents
時分割方向制御形等化増幅回路Info
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- JPS6068732A JPS6068732A JP58175993A JP17599383A JPS6068732A JP S6068732 A JPS6068732 A JP S6068732A JP 58175993 A JP58175993 A JP 58175993A JP 17599383 A JP17599383 A JP 17599383A JP S6068732 A JPS6068732 A JP S6068732A
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- 238000001514 detection method Methods 0.000 claims abstract description 21
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- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- CFKMVGJGLGKFKI-UHFFFAOYSA-N 4-chloro-m-cresol Chemical compound CC1=CC(O)=CC=C1Cl CFKMVGJGLGKFKI-UHFFFAOYSA-N 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
- H03G3/3078—Circuits generating control signals for digitally modulated signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はバースト状にデータの伝送を行なうシステム
に用いられ、伝送線路の特性を補償する等化増幅回路に
関するものであるＯ 〈従来技術〉 ディジタルデータの双方向伝送を行なう方法としてバー
スト状にデータの送受信を行なう方法がある。例えば伝
送速度２００ ｋｂ／、で２３０ビツトのデータを受信
した後、ガードタイムをおいて２３０゛ビツトのデータ
を送信するという受信、送信をくシ返す伝送方式が考え
られる。このような伝送方式を今後バースト伝送方式と
呼ぶこととする。
に用いられ、伝送線路の特性を補償する等化増幅回路に
関するものであるＯ 〈従来技術〉 ディジタルデータの双方向伝送を行なう方法としてバー
スト状にデータの送受信を行なう方法がある。例えば伝
送速度２００ ｋｂ／、で２３０ビツトのデータを受信
した後、ガードタイムをおいて２３０゛ビツトのデータ
を送信するという受信、送信をくシ返す伝送方式が考え
られる。このような伝送方式を今後バースト伝送方式と
呼ぶこととする。
従来の一般の等化増幅回路の構成例を第１図に示す。入
力端子１１を通じて入力された受信した信号はＡＧＣ回
路１２で伝送線路の損失特性が補償され、更にロールオ
フフィルタ１３で波形整形されて識別回路１４に入力さ
れ、ここでデータの０” 、 ”１”が識別されてディ
ジタルデータに再生する。その再生データは出力端子１
６に出力される。ロールオフフィルタ１３の出力はＡＧ
Ｃ制御回路１７へも供給され、ＡＧＣ制御回路１７はフ
ィルタ１３の出力振幅が一定値になるように、ＡＧＣ回
路１２の利得を制御する。
力端子１１を通じて入力された受信した信号はＡＧＣ回
路１２で伝送線路の損失特性が補償され、更にロールオ
フフィルタ１３で波形整形されて識別回路１４に入力さ
れ、ここでデータの０” 、 ”１”が識別されてディ
ジタルデータに再生する。その再生データは出力端子１
６に出力される。ロールオフフィルタ１３の出力はＡＧ
Ｃ制御回路１７へも供給され、ＡＧＣ制御回路１７はフ
ィルタ１３の出力振幅が一定値になるように、ＡＧＣ回
路１２の利得を制御する。
ＡＧＣ回路１２及びフィルタ１３により等化増幅回路２
０を構成している。
０を構成している。
ＡＧＣ回路１２は例えば第２図に示すように演算増幅器
１８の非反転入力側に入力端子１９より入力信号が与え
られ、出力側より出力端子２１が導出され、出力側及び
反転入力側間に、抵抗器Ｒ１＝ Ｒｎがそれぞれスイッ
チ５Ｗｌ−８ＷＨを通じて接続され、またこの反転入力
側は抵抗器２２．コンデンサ２３を通じて接地される。
１８の非反転入力側に入力端子１９より入力信号が与え
られ、出力側より出力端子２１が導出され、出力側及び
反転入力側間に、抵抗器Ｒ１＝ Ｒｎがそれぞれスイッ
チ５Ｗｌ−８ＷＨを通じて接続され、またこの反転入力
側は抵抗器２２．コンデンサ２３を通じて接地される。
抵抗器Ｒ１−Ｒ１はそれぞれ異なる抵抗値を有する。ス
イッチＳＷ １〜ＳＷｎを第１図中のＡＧＣ制御回路１
７により自動的に切り換え制御され、ＡＧＣ回路１２の
利得が変化される。
イッチＳＷ １〜ＳＷｎを第１図中のＡＧＣ制御回路１
７により自動的に切り換え制御され、ＡＧＣ回路１２の
利得が変化される。
この第１図及び第２図に示した従来の等化増幅回路をバ
ースト伝送方式に適用した場合には以下の欠点が生じる
。
ースト伝送方式に適用した場合には以下の欠点が生じる
。
すなわち、バースト伝送方式では受信と送信のタイミン
グが完全に分離されているため受信中のみ等化増幅回路
は動作すればよいが、第１図及び第２図に示した従来の
等化増幅回路ではデータの受信の有無にかかわらず電力
を消費するため、送信中は等化増幅回路でむだに電力が
消費される欠点があった。また大振幅の送信信号が等化
増幅回路の入力に漏れ込み、第１図中のＡＧＣ制御回路
１７が誤動作し、等化増幅回路の最適利得を維持できな
い場合が生じるおそれがあった。
グが完全に分離されているため受信中のみ等化増幅回路
は動作すればよいが、第１図及び第２図に示した従来の
等化増幅回路ではデータの受信の有無にかかわらず電力
を消費するため、送信中は等化増幅回路でむだに電力が
消費される欠点があった。また大振幅の送信信号が等化
増幅回路の入力に漏れ込み、第１図中のＡＧＣ制御回路
１７が誤動作し、等化増幅回路の最適利得を維持できな
い場合が生じるおそれがあった。
〈発明の概要〉
この発明はバースト状のデータを受信している間のみＡ
ＧＣ回路に電源を投入し、送信中はＡＧＣ回路に対する
電力をしゃ断し、かつＡＧＣ回路の利得を送信中は低電
力な記憶回路のみによって保持し、受信、送信をあわせ
た１バ一スト間における平均の消費電力を・小さくし、
かつ送信中の等化増幅回路の誤動作を防ぐことを目的と
するものである。
ＧＣ回路に電源を投入し、送信中はＡＧＣ回路に対する
電力をしゃ断し、かつＡＧＣ回路の利得を送信中は低電
力な記憶回路のみによって保持し、受信、送信をあわせ
た１バ一スト間における平均の消費電力を・小さくし、
かつ送信中の等化増幅回路の誤動作を防ぐことを目的と
するものである。
〈実施例〉
第３図はこの発明の実施例を示し、第１図と同一符号は
対応する部分である。入力端子１１の入力信号は、増幅
器の電源を遮断することができるＡＧＣ回路２４へ供給
される。バースト検出回路２５が出力端子２６に接続さ
れ、バースト検出回路２５の出力でＡＧＣ回路２４及び
ゲート回路２６が制御される。
対応する部分である。入力端子１１の入力信号は、増幅
器の電源を遮断することができるＡＧＣ回路２４へ供給
される。バースト検出回路２５が出力端子２６に接続さ
れ、バースト検出回路２５の出力でＡＧＣ回路２４及び
ゲート回路２６が制御される。
ゲート回路２６はＡＧＣ制御回路１７の状態をロールオ
フフィルタ２６の出力振幅によシ自動制御させるか、保
持されるかを制御する。ロールオフフィルり１３及び識
別回路１５は第１図について説明したものと同様に動作
するものであり、ＡＧＣ制御回路１７はノ（−スト状デ
ータが受信″されていないときには以前の利得制御情報
を保持する。またＡＧＣ回１＠２４は第１図のＡＧＣ回
路１２と同様に伝送線路の周波数ｑヲ性の補償を行なう
が、それとともに）（−スト検出回路２５により、送信
タイミングの間はＡＧＣ回路２４に含まれる演算増幅器
に対する電源電力を遮断する機能を持つ。
フフィルタ２６の出力振幅によシ自動制御させるか、保
持されるかを制御する。ロールオフフィルり１３及び識
別回路１５は第１図について説明したものと同様に動作
するものであり、ＡＧＣ制御回路１７はノ（−スト状デ
ータが受信″されていないときには以前の利得制御情報
を保持する。またＡＧＣ回１＠２４は第１図のＡＧＣ回
路１２と同様に伝送線路の周波数ｑヲ性の補償を行なう
が、それとともに）（−スト検出回路２５により、送信
タイミングの間はＡＧＣ回路２４に含まれる演算増幅器
に対する電源電力を遮断する機能を持つ。
バースト検出回路２５の構成例を第４図に示す。
入力端子２７よすの識別出力データはフレーム同期回路
２８に入力されて受信）（−ストの先頭位置力；検出さ
れ、その検出出力によりカウンタ２９ ｄ； ｆｌｉ制
御される。カウンタ２９はクロック端子３１からのクロ
ックパルスを計数し、ツク−スト検出出力を端子３２に
出力する。
２８に入力されて受信）（−ストの先頭位置力；検出さ
れ、その検出出力によりカウンタ２９ ｄ； ｆｌｉ制
御される。カウンタ２９はクロック端子３１からのクロ
ックパルスを計数し、ツク−スト検出出力を端子３２に
出力する。
第５図は第４図の動作説明図である。Ａは受信したバー
スト状データ、Ｂはフレーム同期回路２８の出力、Ｃは
端子３２に得られる）く−スト検出出力である。ここで
は前述のように受信、送信のノ＜−スト状データがそれ
ぞれ２３０ビツトで構成され、伝送速度２００ ｋｂ
／ ８ 、送信、受信をあわせたノ＜−スト周期２．５
ｍｓとした場合について考える。カウンタ２９は受信バ
ースト中はイ氏レベルを出力するようにしてあシ、フレ
ーム同期回路２８から出力さ才するフレーム先頭位置信
号（第５図Ｂ）でリセットされてカウントをスタートシ
、受信ノく−スト分すなわち２３０ビツトを数えると第
５図Ｃに示すように出力を高レベルにし、次の受信ノ（
−ストがはじまる手前で、かつ少なくとも等化増幅回路
に含−まれる演算増幅器等の全回路が正常に動作できる
ようになるのに十分な時間だけ、受信）く−スト開始点
より手前にバースト検出回路２５の出力を低レベルにす
る。−例として１０ビット分の時間力；あれば全回路が
正常動作をするようになるとすれ（は、カウンタ２９は
前記２３０ビツトを計数した後（川］ちノく一スト検出
出力を高レベルにした後）更に２６０ビツトを計数する
と出力を高レベルから低レベルに変化させるようにする
。このためカウンタ２９はフリップフロップなどを含む
ものである。
スト状データ、Ｂはフレーム同期回路２８の出力、Ｃは
端子３２に得られる）く−スト検出出力である。ここで
は前述のように受信、送信のノ＜−スト状データがそれ
ぞれ２３０ビツトで構成され、伝送速度２００ ｋｂ
／ ８ 、送信、受信をあわせたノ＜−スト周期２．５
ｍｓとした場合について考える。カウンタ２９は受信バ
ースト中はイ氏レベルを出力するようにしてあシ、フレ
ーム同期回路２８から出力さ才するフレーム先頭位置信
号（第５図Ｂ）でリセットされてカウントをスタートシ
、受信ノく−スト分すなわち２３０ビツトを数えると第
５図Ｃに示すように出力を高レベルにし、次の受信ノ（
−ストがはじまる手前で、かつ少なくとも等化増幅回路
に含−まれる演算増幅器等の全回路が正常に動作できる
ようになるのに十分な時間だけ、受信）く−スト開始点
より手前にバースト検出回路２５の出力を低レベルにす
る。−例として１０ビット分の時間力；あれば全回路が
正常動作をするようになるとすれ（は、カウンタ２９は
前記２３０ビツトを計数した後（川］ちノく一スト検出
出力を高レベルにした後）更に２６０ビツトを計数する
と出力を高レベルから低レベルに変化させるようにする
。このためカウンタ２９はフリップフロップなどを含む
ものである。
ここでバースト検出回路２５の出力が高レベルの間はバ
ースト検出回路２５ 、 ＡＧＣ制御回路１７内のＡＧ
Ｃ情報記憶用回路等の最小限必要な回路を除く回路の電
源電流を遮断し、ＡＧＣ制御情報は受信バースト中の情
報を保持する。ここで説明したバースト構成以外の場合
についても、次の条件を満たすようにすればよい。すな
わち受信バースト中は必ず演算増幅器などに電源電流を
流すようにし、電源電流を流しはじめてから全回路が正
常に動作するのに十分なたけ受信バースト開始点より手
前で電源電流を流すようにし、他の期間は動作する必要
のない演算増幅器等の電源電流を遮断するように、バー
スト検出回路２５中のカウンタ２９を構成すればよい。
ースト検出回路２５ 、 ＡＧＣ制御回路１７内のＡＧ
Ｃ情報記憶用回路等の最小限必要な回路を除く回路の電
源電流を遮断し、ＡＧＣ制御情報は受信バースト中の情
報を保持する。ここで説明したバースト構成以外の場合
についても、次の条件を満たすようにすればよい。すな
わち受信バースト中は必ず演算増幅器などに電源電流を
流すようにし、電源電流を流しはじめてから全回路が正
常に動作するのに十分なたけ受信バースト開始点より手
前で電源電流を流すようにし、他の期間は動作する必要
のない演算増幅器等の電源電流を遮断するように、バー
スト検出回路２５中のカウンタ２９を構成すればよい。
第３図中のＡＧＣ回路２４の構成例を第６図に示す。
このＡＧＣ回路２４が第１図及び第２図に示したＡＧＣ
回路１２と異なるのは電源電流制御用端子３３を持つ点
のみで他の構成は第１図中のＡＧＣ回路１２と同様であ
る。第６図において第２図中の演算増幅器１８の代りに
、電源電流制御用端子３３をもつ演算増幅器３４が用い
られる他は第２図と同一である。
回路１２と異なるのは電源電流制御用端子３３を持つ点
のみで他の構成は第１図中のＡＧＣ回路１２と同様であ
る。第６図において第２図中の演算増幅器１８の代りに
、電源電流制御用端子３３をもつ演算増幅器３４が用い
られる他は第２図と同一である。
電源電流制御機能を持つ演算増幅器３４の構成例を第７
図に示す。第７図はＭＯＳ ）ラン〉スタによって構成
した例であυ、ＮＭＯ８Ｍｌ、 Ｍ２のドレインはそれ
ぞれＰＭＯ８ＩＶ［ｓ 、 Ｍ４を通じて電源端子３５
に接続され、ゲートはそれぞれ逆相入力端子３６．正相
入力端子３７に接続され、ソースはＮＭＯ８Ｍｓを通じ
て接地される。ＰＭＯ８Ｍｓ、 Ｍ４ノゲートはＮＭＯ
８Ｍ＋のドレインに接続され、ＮＭＯ８Ｍ２及びＰＭＯ
８Ｍ４の接続点はＰＭＯ８Ｍ６のゲートに接続されると
共にコンデンサ３８を通じて出力端子３９に接続される
。
図に示す。第７図はＭＯＳ ）ラン〉スタによって構成
した例であυ、ＮＭＯ８Ｍｌ、 Ｍ２のドレインはそれ
ぞれＰＭＯ８ＩＶ［ｓ 、 Ｍ４を通じて電源端子３５
に接続され、ゲートはそれぞれ逆相入力端子３６．正相
入力端子３７に接続され、ソースはＮＭＯ８Ｍｓを通じ
て接地される。ＰＭＯ８Ｍｓ、 Ｍ４ノゲートはＮＭＯ
８Ｍ＋のドレインに接続され、ＮＭＯ８Ｍ２及びＰＭＯ
８Ｍ４の接続点はＰＭＯ８Ｍ６のゲートに接続されると
共にコンデンサ３８を通じて出力端子３９に接続される
。
ＰＭＯ３Ｍｓのドレインは電源端子３５に接続され、ソ
スは出力端子３９に接続されると共にＮＭＯＳ Ｍｌを
通じて接地される。一方バースト検出回路２５の出力が
与えられる端子３３はインバータ４１を通じてＰＭＯ８
Ｍ８のゲートに接続されると共にＰＭＯＳ Ｍｓのゲー
トに直接接続される。ＰＭＯ８Ｍｓのドレインは電源端
子３５に接続されると共にＰＭＯ８Ｍｓのドレインに接
続され、かつＰＭＯ８Ｍｌｏのゲートに接続される。Ｐ
ＭＯＳ Ｍｌｏのドレインは電源端子３５に接続され、
ソースはＮＭＯＳ Ｍｌｌのドレイン及びゲートに接続
されるＮＭＯＳ ＭｌｌのソースはＮＭＯＳ Ｍ ｓ２
を通じて接地されると共に、ＮＭＯ８Ｍｓ 、 Ｍｌ
、 Ｍｌ２の各ゲートに接続される。
スは出力端子３９に接続されると共にＮＭＯＳ Ｍｌを
通じて接地される。一方バースト検出回路２５の出力が
与えられる端子３３はインバータ４１を通じてＰＭＯ８
Ｍ８のゲートに接続されると共にＰＭＯＳ Ｍｓのゲー
トに直接接続される。ＰＭＯ８Ｍｓのドレインは電源端
子３５に接続されると共にＰＭＯ８Ｍｓのドレインに接
続され、かつＰＭＯ８Ｍｌｏのゲートに接続される。Ｐ
ＭＯＳ Ｍｌｏのドレインは電源端子３５に接続され、
ソースはＮＭＯＳ Ｍｌｌのドレイン及びゲートに接続
されるＮＭＯＳ ＭｌｌのソースはＮＭＯＳ Ｍ ｓ２
を通じて接地されると共に、ＮＭＯ８Ｍｓ 、 Ｍｌ
、 Ｍｌ２の各ゲートに接続される。
端子３３が低レベルのときには電流制御用トランジスタ
Ｍ８がオフし、Ｍｓがオンするためトランジスタ］’１
４＋ｏ ＋ Ｍｕ 、 Ｍｌ２更にＭｓ 、Ｍｌがオン
し、トランジスタＭ＋ｏ ｒ Ｍｕ ｒ Ｍｌ２は一定
の電流を供給する電流源として動作し、この演算増幅器
３４は動作状態にあり、電力を消費し演算増幅器として
動作する。
Ｍ８がオフし、Ｍｓがオンするためトランジスタ］’１
４＋ｏ ＋ Ｍｕ 、 Ｍｌ２更にＭｓ 、Ｍｌがオン
し、トランジスタＭ＋ｏ ｒ Ｍｕ ｒ Ｍｌ２は一定
の電流を供給する電流源として動作し、この演算増幅器
３４は動作状態にあり、電力を消費し演算増幅器として
動作する。
一方端子３３が高レベルになるとトランジスタＭ８がオ
ンし、ＭｓがオフするためトランジスタＭｌｏがオフし
、Ｍｕ 、Ｍｌ２１さらにＭｓ 、 Ｍｌがオフし、演
算増幅器３４の電源電流は遮断される。
ンし、ＭｓがオフするためトランジスタＭｌｏがオフし
、Ｍｕ 、Ｍｌ２１さらにＭｓ 、 Ｍｌがオフし、演
算増幅器３４の電源電流は遮断される。
第３図中のＡＧＣ制御回路１７の一例を第８図に示す。
端子４３よシ入力した信号はピーク検出回路４４でピー
ク値が検出され、このピーク値は端子４５よシ入力され
た基準電圧と比較される。その比較結果は制御回路４６
に入力される。制御回路４６の出力部子ＣＯＮＴ ｌ−
ＣＯＮ Ｔｎは第６図に示したＡＧＣ回路２４の利得を
制御する信号、すなわちスイッチＳＷ＋〜ＳＷｎの開閉
を制御する信号を出力する。ここで制御回路４６はピー
ク検出回路４４で入力信号のピーク値が前記の基準電圧
よシ小さいと判定したときにはＡＧＣ回路２４の利得を
上げ、入力信号のピーク値が前記基準電圧より大きいと
判定したときにはＡＧＣ回路２４の利得を下げるように
、内蔵のカウンタを１だけ加算又は減算し、て信号を出
力する出力端子Ｃ０ＮＴ＋〜Ｃ０ＮＴｎを順次例れかに
ずらす。ここで制御回路４６は第３図中のゲート回路２
６がＡＧＣ制御回路１７の状態を保持するように制御し
ている間は、その保持状態に制御される直前に、第８図
中の出力端子Ｃ０ＮＴ１〜Ｃ０ＮＴｎに出力されていた
制御信号を保持する。つまシ制御回路４６は例えばＣＭ
ＯＳで構成され、ゲート回路２６で入力が遮断されると
、電源が与えられているとその入力遮断直前の内容が保
持される。
ク値が検出され、このピーク値は端子４５よシ入力され
た基準電圧と比較される。その比較結果は制御回路４６
に入力される。制御回路４６の出力部子ＣＯＮＴ ｌ−
ＣＯＮ Ｔｎは第６図に示したＡＧＣ回路２４の利得を
制御する信号、すなわちスイッチＳＷ＋〜ＳＷｎの開閉
を制御する信号を出力する。ここで制御回路４６はピー
ク検出回路４４で入力信号のピーク値が前記の基準電圧
よシ小さいと判定したときにはＡＧＣ回路２４の利得を
上げ、入力信号のピーク値が前記基準電圧より大きいと
判定したときにはＡＧＣ回路２４の利得を下げるように
、内蔵のカウンタを１だけ加算又は減算し、て信号を出
力する出力端子Ｃ０ＮＴ＋〜Ｃ０ＮＴｎを順次例れかに
ずらす。ここで制御回路４６は第３図中のゲート回路２
６がＡＧＣ制御回路１７の状態を保持するように制御し
ている間は、その保持状態に制御される直前に、第８図
中の出力端子Ｃ０ＮＴ１〜Ｃ０ＮＴｎに出力されていた
制御信号を保持する。つまシ制御回路４６は例えばＣＭ
ＯＳで構成され、ゲート回路２６で入力が遮断されると
、電源が与えられているとその入力遮断直前の内容が保
持される。
このように構成されているからバースト伝送方式用の等
化増幅回路を第３図に示したように構成すれば、送信バ
ースト中はバースト検出回路２５゜ＡＧＣ制御情報保持
用の制御回路２６等の一部のディジタル回路を除く全て
の回路の電源電流を遮断できるため、１バ一スト期間中
の平均消費電力を小さくできる。また送信バースト中は
ＡＧＣ回路２４は動作しないため、送信信号が受信信号
入力端子に漏れ込み誤動作をすることもない。なお、バ
ー子ト伝送の開始時に、トレーニング信号を送受して互
に同期引込みを行い、同期が確定してから、前記バース
ト検出回路２５による制御を行う。
化増幅回路を第３図に示したように構成すれば、送信バ
ースト中はバースト検出回路２５゜ＡＧＣ制御情報保持
用の制御回路２６等の一部のディジタル回路を除く全て
の回路の電源電流を遮断できるため、１バ一スト期間中
の平均消費電力を小さくできる。また送信バースト中は
ＡＧＣ回路２４は動作しないため、送信信号が受信信号
入力端子に漏れ込み誤動作をすることもない。なお、バ
ー子ト伝送の開始時に、トレーニング信号を送受して互
に同期引込みを行い、同期が確定してから、前記バース
ト検出回路２５による制御を行う。
〈効 果〉
以上説明したようにこの発明の等化増幅回路をバースト
伝送方式に適用すれば等化増幅回路を低消費を力で実現
できる利点がある。また送信バースト中に送信信号が受
信信号入力端子に漏れ込み等化増幅回路が誤動作するの
を避けられる利点もある。
伝送方式に適用すれば等化増幅回路を低消費を力で実現
できる利点がある。また送信バースト中に送信信号が受
信信号入力端子に漏れ込み等化増幅回路が誤動作するの
を避けられる利点もある。
第１図は従来の等化増幅回路の構成例を示すブロック図
、第２図は第１図に示したＡＧＣ回路１２の構成例を示
す接続図、第３図はこの発明の実施例を示すブロック図
、第４図はバースト検出回路２５の一構成例を示すブロ
ック図、第５図はバースト検出回路２５の動作説明図、
第６図はＡＧＣ回路２４の一栴成例を示す接続図、第７
図は演算増幅器３４の一構成例を示す接続図、第８図は
ＡＧＣ制御回路１７の一構成例を示すブロック図であ３
る。 １１・・信号入力端子、１３パロールオフフィルタ、１
５・・識別回路、１６・・再生データ出力端子、１７・
・・ＡＧＣ制御回路、２ｏ・等化増幅回路、２４・・Ａ
ＧＣ回路、２５・・バースト検出回路、２６・・・ゲー
ト回路、３３・・・電源電流遮断制御端子、３４・・・
演算増幅器、４６・・・利得制御器記憶可能な制御回路
。 特許出願人 日本電信電話公社 代理人 草野 卓 第 色 図
、第２図は第１図に示したＡＧＣ回路１２の構成例を示
す接続図、第３図はこの発明の実施例を示すブロック図
、第４図はバースト検出回路２５の一構成例を示すブロ
ック図、第５図はバースト検出回路２５の動作説明図、
第６図はＡＧＣ回路２４の一栴成例を示す接続図、第７
図は演算増幅器３４の一構成例を示す接続図、第８図は
ＡＧＣ制御回路１７の一構成例を示すブロック図であ３
る。 １１・・信号入力端子、１３パロールオフフィルタ、１
５・・識別回路、１６・・再生データ出力端子、１７・
・・ＡＧＣ制御回路、２ｏ・等化増幅回路、２４・・Ａ
ＧＣ回路、２５・・バースト検出回路、２６・・・ゲー
ト回路、３３・・・電源電流遮断制御端子、３４・・・
演算増幅器、４６・・・利得制御器記憶可能な制御回路
。 特許出願人 日本電信電話公社 代理人 草野 卓 第 色 図
Claims (1)
- （１）バースト状に伝送されたデータを扱う等化増幅回
路において、前記バースト状のデータの受信を検出する
バースト検出回路と、前記等化増幅回路の利得を制御す
ると共にその制御量をディジタル量で記憶するＡＧＣ制
御回路と、を設は前記等化増幅回路の増幅器は電源電流
をしゃ断できるように構成され、前記ノ（−スト検出回
路の出力によシバース、ト送信中は前記等化増幅回路の
増幅器の電源電流をしゃ断し、前記利得制御のディジタ
ル量を保持させるようにしてなる時分割方向制御形等化
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175993A JPS6068732A (ja) | 1983-09-22 | 1983-09-22 | 時分割方向制御形等化増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175993A JPS6068732A (ja) | 1983-09-22 | 1983-09-22 | 時分割方向制御形等化増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068732A true JPS6068732A (ja) | 1985-04-19 |
Family
ID=16005824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175993A Pending JPS6068732A (ja) | 1983-09-22 | 1983-09-22 | 時分割方向制御形等化増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068732A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274167A (ja) * | 1985-07-02 | 1986-12-04 | Honda Motor Co Ltd | 静油圧式無段変速機の変速制御装置 |
| EP0403247A2 (en) * | 1989-06-13 | 1990-12-19 | Nec Corporation | AGC device for producing a gain controlled and d.c. offset removed signal |
| JPH047920A (ja) * | 1990-04-26 | 1992-01-13 | Oki Electric Ind Co Ltd | 移動通信用受信機 |
| JPH04196929A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 自動利得制御回路 |
-
1983
- 1983-09-22 JP JP58175993A patent/JPS6068732A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274167A (ja) * | 1985-07-02 | 1986-12-04 | Honda Motor Co Ltd | 静油圧式無段変速機の変速制御装置 |
| EP0403247A2 (en) * | 1989-06-13 | 1990-12-19 | Nec Corporation | AGC device for producing a gain controlled and d.c. offset removed signal |
| JPH047920A (ja) * | 1990-04-26 | 1992-01-13 | Oki Electric Ind Co Ltd | 移動通信用受信機 |
| JPH04196929A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 自動利得制御回路 |
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