JPS6068440A - バンク制御方法 - Google Patents
バンク制御方法Info
- Publication number
- JPS6068440A JPS6068440A JP17572383A JP17572383A JPS6068440A JP S6068440 A JPS6068440 A JP S6068440A JP 17572383 A JP17572383 A JP 17572383A JP 17572383 A JP17572383 A JP 17572383A JP S6068440 A JPS6068440 A JP S6068440A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- area
- address
- common area
- memory
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、制御記憶及び主記憶等を同じメモリ空間に有
するシステムの制御記憶のバンク制御方法に関する。
するシステムの制御記憶のバンク制御方法に関する。
従来技術と問題点
制御記憶を拡張してバンク方式とする場合に、従来は基
本制御記憶をバンク数と同じ数７どけメモリ空間にもっ
ている。基本制御記憶は自身のバンクと各バンクに共通
な領域からなり、共通領域の内容は全てのバンクで同じ
であるがら、これを１つにして各バンクはこれを共用す
る。第１図はこの説明図である。同図において、ＭＥＭ
はメモリ空間、ＭＳはその主記憶部、ＥＣ３はバンク制
御記憶部、ＥＣ３は基本制御記憶部である。斜線部は基
本制御記憶部ＥＣ３の共通領域と同じ内容が格納される
べきメモリ空間であるが、各バンクが個々に共通領域を
持つと、共通領域の書換えに当って同じデータを何度も
書込まなりればならない等の不具合があるので、ＥＣ３
の各バンクの共通領域はＥＣ３のそれを共用するように
する。この図のＭＰＸは各種アドレスのマルチプレクサ
、ＣＭＰはコンパレータ、ＲＥ Ｇ ＋〜ＲＥＧａばレ
ジス夕である。
本制御記憶をバンク数と同じ数７どけメモリ空間にもっ
ている。基本制御記憶は自身のバンクと各バンクに共通
な領域からなり、共通領域の内容は全てのバンクで同じ
であるがら、これを１つにして各バンクはこれを共用す
る。第１図はこの説明図である。同図において、ＭＥＭ
はメモリ空間、ＭＳはその主記憶部、ＥＣ３はバンク制
御記憶部、ＥＣ３は基本制御記憶部である。斜線部は基
本制御記憶部ＥＣ３の共通領域と同じ内容が格納される
べきメモリ空間であるが、各バンクが個々に共通領域を
持つと、共通領域の書換えに当って同じデータを何度も
書込まなりればならない等の不具合があるので、ＥＣ３
の各バンクの共通領域はＥＣ３のそれを共用するように
する。この図のＭＰＸは各種アドレスのマルチプレクサ
、ＣＭＰはコンパレータ、ＲＥ Ｇ ＋〜ＲＥＧａばレ
ジス夕である。
バンクＢＫの数は１〜ｎまでのｎ個であるが、共通領域
ＥＱは１つだけ設定され、全てのバンクで共用される。
ＥＱは１つだけ設定され、全てのバンクで共用される。
その方法は次の通りである。レジスクＲＥＧ１内のバン
ク選択情報は選択ずべきバンクの番号ｎを示す（ｎ＝１
．２．・・・・・・ｎ）。レジスクＲＥＧ２内の制御記
憶アドレスＡはメモリ空間の基本制御記憶部ＥＣ３相当
の大きさの領域内のアドレスを示すので、これにバンク
番号ｎを上位ビットとして加えると各バンク内アドレス
となる。レジスタＲＥＧ３は基本制御記憶部詳しくはこ
れに相当する大きさの領域のどこからがバンクになるか
を示すバンク先頭アドレスＢを保持する。レジスタＲＥ
Ｇ ａは主記憶アドレスを取り込む。コンパレータＣ
ＭＰはレジズタＲＥ Ｇ ２、ＲＥＧ３の内容Ａ、Ｂを
比較し、Ａ≧ＢであればレジスタＲＥＧ２の出力ｎを通
過させる。Ａ≧Ｂは、制御記憶アドレスＡがバンク先頭
アドレスＢより大きく、いずれかのバンク領域アドレス
であることを意味する。逆にＡ＜Ｂであると、制御記憶
アドレスＡはバンク領域Ｂ Ｋ内ではない即し第１図の
共通領域か斜線領域のアドレスであることを意味するの
で、この場合はｎの代りに０を与えて共通領域ＥＱをア
クセスする。
ク選択情報は選択ずべきバンクの番号ｎを示す（ｎ＝１
．２．・・・・・・ｎ）。レジスクＲＥＧ２内の制御記
憶アドレスＡはメモリ空間の基本制御記憶部ＥＣ３相当
の大きさの領域内のアドレスを示すので、これにバンク
番号ｎを上位ビットとして加えると各バンク内アドレス
となる。レジスタＲＥＧ３は基本制御記憶部詳しくはこ
れに相当する大きさの領域のどこからがバンクになるか
を示すバンク先頭アドレスＢを保持する。レジスタＲＥ
Ｇ ａは主記憶アドレスを取り込む。コンパレータＣ
ＭＰはレジズタＲＥ Ｇ ２、ＲＥＧ３の内容Ａ、Ｂを
比較し、Ａ≧ＢであればレジスタＲＥＧ２の出力ｎを通
過させる。Ａ≧Ｂは、制御記憶アドレスＡがバンク先頭
アドレスＢより大きく、いずれかのバンク領域アドレス
であることを意味する。逆にＡ＜Ｂであると、制御記憶
アドレスＡはバンク領域Ｂ Ｋ内ではない即し第１図の
共通領域か斜線領域のアドレスであることを意味するの
で、この場合はｎの代りに０を与えて共通領域ＥＱをア
クセスする。
かかるバンク制御方式ではメモリ空間に対するアクセス
が、ｎ＋Ａ （Ａ≧Ｂの場合）のアドレス形式と０＋Ａ
（Ａ＜Ｂの場合）のアドレス形式で表わされ、制御等が
比較的簡単であるが、斜線で示す実際には使用しない領
域Ｘが発生し、バンク数が多い場合はメモリ空間上の空
き領域が目立ち、メモリ空間の使用効率が低い。
が、ｎ＋Ａ （Ａ≧Ｂの場合）のアドレス形式と０＋Ａ
（Ａ＜Ｂの場合）のアドレス形式で表わされ、制御等が
比較的簡単であるが、斜線で示す実際には使用しない領
域Ｘが発生し、バンク数が多い場合はメモリ空間上の空
き領域が目立ち、メモリ空間の使用効率が低い。
発明の目的
本発明は、バンク制御方式において上述した不使用領域
をなくし、メモリ空間の使用リフ率を高めようとするも
のである。
をなくし、メモリ空間の使用リフ率を高めようとするも
のである。
発明の構成
本発明は、制御記憶と主記憶を同しメモリ空間に有する
システムの該制御記憶のバンク制御方法において、複数
のバンクのいずれかを指示するバンク選択情報と、該制
御記憶の共通領域かバンクかを指示するバンク共通領域
選択信号と、該共通領域またはバンク内のアドレスを指
示する制御記憶アドレスとを設定して、該バンク／共通
領域選択信号が該共通領域を指示したときは該制御記憶
アドレスで該共通領域をアクセスし、また該バンク／共
通領域選択信号がバンクを指示したときは該バンク選択
情報と該制御記憶アドレスで該当するバンクをアクセス
することを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
システムの該制御記憶のバンク制御方法において、複数
のバンクのいずれかを指示するバンク選択情報と、該制
御記憶の共通領域かバンクかを指示するバンク共通領域
選択信号と、該共通領域またはバンク内のアドレスを指
示する制御記憶アドレスとを設定して、該バンク／共通
領域選択信号が該共通領域を指示したときは該制御記憶
アドレスで該共通領域をアクセスし、また該バンク／共
通領域選択信号がバンクを指示したときは該バンク選択
情報と該制御記憶アドレスで該当するバンクをアクセス
することを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第２図は本発明の一実施例を示す図で、第１図とハード
的に異なる主な点はバンク先頭アドレス用のレジスタＲ
ＥＧ３およびコンパレータＣＭＰを省き、代りに制御記
憶アドレスにその最上位ビットとしてバンク／共通領域
選択ピントＳ Ｅ Ｌ ヲ付加した点である。この選択
ビットＳＥＬがＯであるとアンドゲートＧが閉じてバン
ク選択情報ｎが何であれその出力は０になるので共通領
域ＥＱが選択され、１であるとアントゲ−ｈＧが開いて
バンク選択情報ｎが選択されるので、ｎ−１−Ａなるア
ドレスでバンク１，２．・・・・・・内のアドレスが３
ｆｌ択される。このようにすればｎ個のバンクＢＫを共
通領域ＥＱにつらねて連続して設定することができ、第
１図の斜線部のような不使用領域を作ることがない。制
御記憶アドレスＡの最上位選択ビ・ノドＳＥＬを除く下
位ビットはメモリ空間上の共通領域及びバンク１，２．
・・・・・・の領域の１領域分アドレスを示すので、こ
れらの共通領域ＥＱとノｈンク１，２．・・・・・・の
領域の容量は等しくしである。
的に異なる主な点はバンク先頭アドレス用のレジスタＲ
ＥＧ３およびコンパレータＣＭＰを省き、代りに制御記
憶アドレスにその最上位ビットとしてバンク／共通領域
選択ピントＳ Ｅ Ｌ ヲ付加した点である。この選択
ビットＳＥＬがＯであるとアンドゲートＧが閉じてバン
ク選択情報ｎが何であれその出力は０になるので共通領
域ＥＱが選択され、１であるとアントゲ−ｈＧが開いて
バンク選択情報ｎが選択されるので、ｎ−１−Ａなるア
ドレスでバンク１，２．・・・・・・内のアドレスが３
ｆｌ択される。このようにすればｎ個のバンクＢＫを共
通領域ＥＱにつらねて連続して設定することができ、第
１図の斜線部のような不使用領域を作ることがない。制
御記憶アドレスＡの最上位選択ビ・ノドＳＥＬを除く下
位ビットはメモリ空間上の共通領域及びバンク１，２．
・・・・・・の領域の１領域分アドレスを示すので、こ
れらの共通領域ＥＱとノｈンク１，２．・・・・・・の
領域の容量は等しくしである。
またバンク選択情報ｎ（本実施例では共通領域をバンク
０として数える）はｎ≦２なら１ビツトでよいがｎ ＜
４ 、ｎ ’：＝、 ８ 、・・・・・・なら２ビ・
ノド３３ビツト、・・・・・・となるからアンドゲート
Ｇはこれらのビット数だけ設けられ、各ビットの信号線
回路に挿入されて選択ビットＳＥＬにより一斉に開閉さ
れる。
０として数える）はｎ≦２なら１ビツトでよいがｎ ＜
４ 、ｎ ’：＝、 ８ 、・・・・・・なら２ビ・
ノド３３ビツト、・・・・・・となるからアンドゲート
Ｇはこれらのビット数だけ設けられ、各ビットの信号線
回路に挿入されて選択ビットＳＥＬにより一斉に開閉さ
れる。
発明の効果
以上述べたように本発明によれば、マイクロプログラム
の命令、データ等を格納する領域として使用される制御
記憶をバンク方式で拡張する場合に、メモリ空間内に不
使用領域を作ることがなく、メモリ空間の使用効率を高
めることができる。また、バンク領域か否かの判定にか
かる時間が大幅に改善されているため、メモリに対する
アドレス送出がはやくなり、しいては、マシンサイクル
を大幅に短かくすることが可能であり、計算機の性能向
上に寄与する。
の命令、データ等を格納する領域として使用される制御
記憶をバンク方式で拡張する場合に、メモリ空間内に不
使用領域を作ることがなく、メモリ空間の使用効率を高
めることができる。また、バンク領域か否かの判定にか
かる時間が大幅に改善されているため、メモリに対する
アドレス送出がはやくなり、しいては、マシンサイクル
を大幅に短かくすることが可能であり、計算機の性能向
上に寄与する。
第１図は従来のバンク制御方法の説明図、第２図は本発
明の一実施例を示す説明図である。 図中、ＭＥＭはメモリ空間、ＭＳは主記憶、ＢＣＳはバ
ンク制御記憶、ＥＣ３は基本制御記憶、ＥＱは共通領域
、ＢＫはバンク、ｎはバンク選択情報、Ａは制御記憶ア
ドレス、ＳＥＬはバンク／共通領域選択信号である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
明の一実施例を示す説明図である。 図中、ＭＥＭはメモリ空間、ＭＳは主記憶、ＢＣＳはバ
ンク制御記憶、ＥＣ３は基本制御記憶、ＥＱは共通領域
、ＢＫはバンク、ｎはバンク選択情報、Ａは制御記憶ア
ドレス、ＳＥＬはバンク／共通領域選択信号である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 制御記憶と主記憶を同じメモリ空間に有するシステムの
該制御記憶のバンク制御方法において、複数のバンクの
いずれかを指示するバンク選択情報と、該制御記憶の共
通領域かバンク領域かを指示するバンク／共通領域選択
信号と、該共通領域またはバンク領域内のアドレスを指
示する制御記憶アドレスとを設定して、該バンク／共通
領域選択信号が該共通領域を指示したときは該制御記憶
アドレスで該共通領域をアクセスし、また該バンク／共
通領域選択信号がバンク領域を指示したときは該バンク
選択情報と該制御記憶アドレスで該当するバンク領域を
アクセスすることを特徴とするバンク制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17572383A JPS6068440A (ja) | 1983-09-22 | 1983-09-22 | バンク制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17572383A JPS6068440A (ja) | 1983-09-22 | 1983-09-22 | バンク制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068440A true JPS6068440A (ja) | 1985-04-19 |
Family
ID=16001106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17572383A Pending JPS6068440A (ja) | 1983-09-22 | 1983-09-22 | バンク制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068440A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS58137064A (ja) * | 1982-02-08 | 1983-08-15 | Fujitsu Ltd | アドレス拡張方式 |
-
1983
- 1983-09-22 JP JP17572383A patent/JPS6068440A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS58137064A (ja) * | 1982-02-08 | 1983-08-15 | Fujitsu Ltd | アドレス拡張方式 |
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