JPS60679B2 - 電子時打回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電子時打回路、詳しくはデジタル時計の時報出
力によって駆動され、時打音を発生する回路に関する。

従釆の電子時打回路は、第４図に示した如く、デジタル
時計の時報パルスを、ィンバータ１，′と直流電源ＶＢ
′を供給したトランスフアゲートＧ，′と、前記直流電
源ＶＢ′の正極とアース間に挿入した抵抗Ｒ，′、コン
デンサＣ，′の直列回路とで構成される減衰回路に与え
て減衰させ、さらにこの減衰パルスを第２のィンバータ
１２′、トランスフアゲートＧ２′でなる回路に与える
。前記のトランスファーゲートＧ２′にはィンバータ１
３′，１４′，１５′抵抗Ｒ２′、コンデンサＣ２′で
なるクロックパルス発生器の出力パルスが与えられてい
る。更に前記トランスファーゲートＧ２′の出力が抵抗
Ｒ３′を介して、前記直流電源ＶＢ′とアース間に挿入
したスピー力ＳＰ′、ダ−リングトン接続のトランジス
タＴｒ２ ′，Ｔｒ３′でなる電力増幅回路に供給され
、電子時打音が得られる。しかしながら、従釆の電子時
打回路によって得られる時打音は、減衰特性を具備して
いるが、自然音、例えばベル音等の音色に比して単調な
音色であり、又従来回路のままでは立ち上がり特性及び
振幅特性を制御出来ない等の欠点を有していた。

本発明は、上記の欠点を除去し、単音にはない重厚さ、
深みを持つ、自然音に近い時打音を発生でき、かつ立ち
上がり特性、振幅特性の制御が容易で種々の時打音が得
られる電子時打回路を提供することを目的とする。

以下第１図乃至第３図によって本発明を詳述する。

本発明の電子時打回路は、遅延回路、デューブィ回路を
備えた基本時打回路が複数段並列に接続され、各段の出
力が電力増幅回路に混合して印加増幅され、複合時打音
を発生するよう構成されている。

第１図においては、前記の基本時打回路が電力増幅回路
に接続されており、ィンバータ１．の入力端子をトラン
スフアゲートＣ，の制御入力端子Ｐ，に、前記ィンバー
タ１，の出力端子を前記トランスファーゲートＧ，の制
御入力端子Ｐ２に接続すると共に、直流電源ＶＢの正極
を抵抗Ｒ，を介して前記トランスファーゲートＧ，の入
力端子に接続し、前記トランスファーゲート○，の出力
端子を抵抗Ｒ２とコンデンサＣ，の並列回路を介して接
地する。

又前記トランスフアゲートＧ，の出力端子は、第２のト
ランスファーゲート○２の入力端子に接続されている。
前記のィンバータ１，、トランスファーゲートＧ，、抵
抗Ｒ，，Ｒ２コンデンサＣ，は減衰回路を構成しており
、前記インバータ１，の入力端子に、デジタル時計より
の時報出力パルスが印加されると、前記トランスファー
ゲート○，が開成され、前記抵抗Ｒ２、コンデンサＣ，
の並列回路に、前記時報出力パルスの減衰パルス出力が
得られる。

前記の抵抗Ｒ，を変化させれば前記減衰パルスの立ち上
がり特性が制御出来る。前記第２のトランスファーゲー
トＧ２の出力端子は、トランジスタＴｒ２のベースに接
続される。なお前記トランジスタＴｒ２のベースは抵抗
Ｒ３を介して接地されている。前記第２のトランスファ
ーゲートＧ２の制御入力端子Ｐ２′は第２のィンバータ
１２の出力端に接続され、制御入力端子Ｐ，′が前記第
２のィンバータ１２の入力端子に接続されると共に、ク
ロックパルス発生回路ＣＬＫの出力端子に接続される。
前記のクロックパルス発生回路ＣＬＫは、ィンバータ１
３，１４，１５を継続し、前記インバーター３の入力端
子を、抵抗Ｒ４を介して前記ィンバータＬの入力端子に
接続すると共に、コンデンサＣ２を介して前記ィンバー
タ１４の出力端子に接続して構成されている。前記トラ
ンスファーゲート○，の出力端子より前記第２のトラン
スフア−ゲート○２の入力端子に、前記の減衰パルスが
印カロされると、前記第２のトランスフアーゲ−トＣ２
が開成し、前記のクロツクパルス発生回路ＣＬＫのクロ
ックパルスの減衰波形、即ち次第に減衰するクロックパ
ルス列が前記トランジスタＴｒ２のベースに印加される
。前記のトランジスタＴｒ２はェミッタフオロアー接続
されている。即ち、コレクタは抵抗Ｒ５を介して前記直
流電源ＶＢの正極に接続され、ヱミッタが抵抗Ｒ６と可
変抵抗Ｒｖの並列接続を介して接地されている。従って
前記トランジスタＴｒ２はバッファとして動作し、前記
トランスファーゲートＧ２の出力であるクロックパルス
の減衰波形がィンピ…ダンス変換され、前記可変抵抗Ｒ
ｖ端に得られる。前記可変抵抗Ｒｖの可動接点端子Ｒ７
、並びに一端を接地した抵抗Ｒ８を介して電力増幅回路
ＰのトランジスタＴｒ３のベースに接続されている。前
記電力増幅回路Ｐはダーリングトン接続されたトランジ
スタＴｒ３，Ｔｒ４のコレクタが出力トランスＴの入力
端子コンデンサＣ３の並列接続を介して前記直流電源Ｖ
Ｂの正極に接続され、前記トランジスタＴｒ４のェミツ
タが抵抗Ｒ９を介して接地されている。前記出力トラン
スＴの出力端子両端にはスピーカＳＰが接続され、前記
可変抵抗Ｒｖで音量調整され、電力増幅回路Ｐ電力増幅
された時打音を放射する。第２図は前記の基本時打回路
の前段に遅延回路デューティ回路を付加して複数段並列
接続し、各段の出力を混合して電力増幅器に印加し、ス
ピーカを駆動して複合時打音を発生するよう椴成された
本発明の電子時打回路を示すものであり、前記の遅延回
路は時報出力パルスが印加されるィンバータ１６の出力
様子を、抵抗Ｒ，ｏ、ダイオードＤ，の逆並列接続を介
して、ィソバータ１７の入力端子に接続する。

なお前記ィンバータ１７の入力端子はコンデンサＣ４を
介して接地されている。第１段回路には遅延回路を介さ
ずに前記時報パルスが印加される。

前記のデューティ回路はィンバータ１８の出力端子をコ
ンデンサＣ５を介してインバータ１９の入力端子に接続
し、前記ィンバータ１９の出力端子をィンバータ１，ｏ
の入力端子に接続し、前記ィンバータらの入力端子を抵
抗Ｒ，．とダイオードＤ２の逆並列接続を介して接地し
て構成されている。従って、第３図Ａの如き時報パルス
が本発明の電子時打回路に印加されると前記の遅延回路
において、第３図Ｂ２のようにパルス発生の時刻が所定
時間遅延せしめられ、更に後続のデューティ回路におい
て、前記の抵抗Ｒ，．を変化させて、第３図＆のように
パルス幅がせばめられる。こうして得られたパルスは前
記の如く、減衰回路に印加されて、第３図Ｄ，，Ｄ２の
ような減衰波形に整形され、前記トランスフア−ゲート
○２に印放される。並列された各段において前記の減衰
波形が前記のトランスファーゲート○２を開成せしめ相
異なる周波数のクロックパルスが前記のトランジスタＴ
ｒ２のベースに与えられる。よって各段の前記ェミッタ
フオロー段の前記可変抵抗Ｒｖ端には第３図Ｅ，，Ｅ２
に示した、パルス周期の異なる波形が得られる。前記各
段の出力波形は前記電力増幅回路Ｐのベース端子に混合
して印放され、第３図Ｇの如き複合時打音が前記スピー
カＳＰを駆動して放射音を発生する。本発明は、叙上の
ように複数段の基本時打回路を並設し、夫々の基本時打
回路の前段に遅延回路、デューティ回路が付加されてい
るので、前記の複合時打音は、従来の単音と異なり、自
然音に近い深みや重厚さを有しており、前記の遅延回路
の抵抗Ｒ，ｏを可変とすれば、自由に合成出来、種々の
時打音が得られる効果を有する。

【図面の簡単な説明】

第１図は本発明の電子時打回路の基本時打回路、並びに
電力増幅回路を示す図、第２図は本発明の電子時打回路
図、第３図は本発明の電子時打回路の動作波形図、第４
図は従釆の電子時打回路図を示す。 １，〜１，。 ・”…インバータ、Ｔｒ２〜Ｔｒ４……トランジスタ、
Ｇ，〜Ｇ２…・・・トランスファーゲート、Ｐ，，Ｐ２
，Ｐ，′，Ｐ２′……トランスファーゲートの制御入力
端子、Ｄ，〜Ｄ２・・・・・・ダイオード、Ｒ，〜Ｒ，
．…・・・抵抗、Ｃ，〜Ｃ５・・…・コンデンサ、Ｔ・
・・・・・トランス、ＳＰ・・・・・・スピーカ、ＶＢ
・・・・・・直流電源、Ｒｖ……可変抵抗、１，′〜ら
′……ィンバータ、Ｇ，′〜Ｇ２′……トランスファー
ゲート、Ｔｒ２′〜Ｔｒ３′…・・・トランジスタ、Ｒ
，′〜Ｒ３′・・・・・・抵抗、Ｃ，′〜Ｃ２′・・・
．・・コンデンサ、ＶＢ′・・・・・・直流電源。第４
図第１図 第２図 第３図 第３図

Claims (1)

【特許請求の範囲】
1. １ 入力パルスを減衰させる減衰回路の出力と、クロツ
   クパルス発生回の出力とをトランスフアーゲートに与え
   、前記トランスフアーゲートの出力をバツフア増幅器か
   ら取り出す基本時打回の前段に、入力パルスに対して出
   力パルスの立上がりを遅らせる遅延回路と、前記遅延回
   路の出力パルスが印加された際に、遅延回路の出力パル
   ス幅をせばめたパルス出力が得られるデユーテイ回路を
   付加した時打回路を複数段並列に接続し、各段の前記バ
   ツフア出力を電力増巾回路に混合して印加することを特
   徴とする電子時打回路。