JPS606520B2 - 液晶表示装置駆動回路を有した集積回路装置 - Google Patents
液晶表示装置駆動回路を有した集積回路装置Info
- Publication number
- JPS606520B2 JPS606520B2 JP15994077A JP15994077A JPS606520B2 JP S606520 B2 JPS606520 B2 JP S606520B2 JP 15994077 A JP15994077 A JP 15994077A JP 15994077 A JP15994077 A JP 15994077A JP S606520 B2 JPS606520 B2 JP S606520B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- circuit
- integrated circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
この発明は液晶表示装置駆動回路を有した集積回路装置
に係り、特に集積回路装置の試験評価時間の短縮化およ
び試験評価の信頼性の向上を計った、液晶表示装置駆動
回路を有した集積回路装置に関する。
に係り、特に集積回路装置の試験評価時間の短縮化およ
び試験評価の信頼性の向上を計った、液晶表示装置駆動
回路を有した集積回路装置に関する。
最近、各種ディジタル集積回路装置に接続される表示手
段としてその低消費電力性ゆえに液晶表示装置が用いら
れるようになってきている。
段としてその低消費電力性ゆえに液晶表示装置が用いら
れるようになってきている。
ところで液晶表示装置の液晶セグメントを時分割で選択
走査するダイナミック型駆動方法により液晶表示装置を
表示駆動する場合、，液晶表示装置は他の表示装置に比
較してその応答速度が遅くさらにその化学的特性から交
流電流を与えて長寿命化を計る必要性が有るために、通
常３値以上の電圧レベルを用いて表示駆動することが必
要となる。第１図は１′３デューティ、１／３プリバィ
ァス方式で８桁の液晶表示装置を駆動するための従来の
液晶表示装置駆動回路を有した集積回路装置の構成図で
ある。１は分割電圧発生回路で電源Ｖｏｏレベルと電源
Ｖｓｓレベル間に４つの同値抵抗（例えば１００ＫＯの
抵抗値を有する抵抗）２〜５が直列接続されている。
走査するダイナミック型駆動方法により液晶表示装置を
表示駆動する場合、，液晶表示装置は他の表示装置に比
較してその応答速度が遅くさらにその化学的特性から交
流電流を与えて長寿命化を計る必要性が有るために、通
常３値以上の電圧レベルを用いて表示駆動することが必
要となる。第１図は１′３デューティ、１／３プリバィ
ァス方式で８桁の液晶表示装置を駆動するための従来の
液晶表示装置駆動回路を有した集積回路装置の構成図で
ある。１は分割電圧発生回路で電源Ｖｏｏレベルと電源
Ｖｓｓレベル間に４つの同値抵抗（例えば１００ＫＯの
抵抗値を有する抵抗）２〜５が直列接続されている。
さらに上記抵抗２と並列的にｎチャンネルＭＯＳ型ＦＥ
Ｔ（以下単にｎ−ＦＥＴと略称する）６および上記抵抗
２〜５よりも抵抗値の小さな（例えば１０ＫＱ）抵抗７
からなる直列回路が接続されている。さらに同様に上記
抵抗３〜５と並列的に、ｎ−ＦＥＴ８および１０ＫＱの
抵抗値を有した抵抗９からなる直列回路、Ｐチャンネル
ＭＯＳ型ＦＥＴ（以下単にＰ−ＦＥＴと略称する）１０
および１０ＫＱの抵抗値を有した抵抗１ １からなる直
列回路、Ｐ−ＦＥＴ１２および１０ＫＱの抵抗値を有し
た抵抗１３からなる直列回路が夫々接続されている。さ
らに上記２つのｎ−ＦＥＴ６，８のゲートにはインバー
ター４を介して制御信号発生回路１５から出力される制
御信号■が供給されていると共に、上記２つのＰ−ＦＥ
ＴＩ０，１２のゲートには直接上記制御信号？が供給さ
れている。いま外部接続用端子１６，〜１６３および外
部接続用端子１７，〜１７６間に接続された液晶表示装
置１８を表示駆動する場合、先ずタイミング信号発生回
路１９の出力信号を受けて、制御信号で発生回路１５は
第２図のタイミングチャートに示すように、表示駆動期
間Ｔ（例えば２．５ｈｓｅｃ．）の表示開始時の短期間
（例えば２５払ｓｅｃ．）にＶ。Ｄレベルぐ１”レベル
）となる制御信号◇を出力する。通常（集積回路装置の
試験を行なわない期間）では制御信号）の成立期間ぐ１
”レベル）にｎ一ＦＥＴ６，８およびＰ−ＦＥＴＩ０，
１２が夫々導通し、抵抗値の低い抵抗７，９，１１，１
３にほとんど依存して３値の電圧レベル３／４ＶＤ。，
１′２ＶＤ。，１／４Ｖ血が得られる。次に◇の不成立
期間ぐ０”レベル）では上記ｎ−ＦＥＴ６，８およびＰ
−ＦＥＴＩ０，１２は非導適状態となり、今度は抵抗値
の高い抵抗２〜５に依存して３値の電圧レベルが得られ
る。このようにして得られた３値の電圧レベルは、表示
用データ発生回路２０から出力される表示用データが供
給される表示駆動回路２１および前記タイミング信号発
生回路１９から出力されるタイミング信号が供給される
バッファ回路２２〜２４において第２図に示すように任
意の波形を有したセグメント信号およびバックプレート
信号に構成された後、夫々前記外部接続用端子１６．〜
１６３および１７１〜１７８を介して液晶表示装置１８
に供給されるようになっている。このように従来の液晶
表示装置駆動回路を有した集積回路装置では、液晶表示
装置１８を表示駆動するためにその表示駆動期間の最初
では分割電圧発生回路亀の出力インピーダンスを低くし
て前記セグメント信号およびバックプレート信号の電圧
値をすみやかに切り換え、これ以後の期間では出力イン
ピーダンスを高くして上記電圧値を安定化しかつ保持す
るようにしている。ところで多値電圧レベルを必要とす
る液晶表示装置駆動回路を有した集積回路装置の特性を
試験する場合、例えば外部接続用端子１６・〜１６３か
ら出力されるバックプレート信号または外部接続用端子
１７，〜１７８から出力されるセグメント信号の電圧値
を測定試験する場合、これらの外部接続用端子１６，〜
１６３ あるいは１７，〜１７８と電圧値を測定して評
価する試験装置との間には配線を施こさなければならな
い。
Ｔ（以下単にｎ−ＦＥＴと略称する）６および上記抵抗
２〜５よりも抵抗値の小さな（例えば１０ＫＱ）抵抗７
からなる直列回路が接続されている。さらに同様に上記
抵抗３〜５と並列的に、ｎ−ＦＥＴ８および１０ＫＱの
抵抗値を有した抵抗９からなる直列回路、Ｐチャンネル
ＭＯＳ型ＦＥＴ（以下単にＰ−ＦＥＴと略称する）１０
および１０ＫＱの抵抗値を有した抵抗１ １からなる直
列回路、Ｐ−ＦＥＴ１２および１０ＫＱの抵抗値を有し
た抵抗１３からなる直列回路が夫々接続されている。さ
らに上記２つのｎ−ＦＥＴ６，８のゲートにはインバー
ター４を介して制御信号発生回路１５から出力される制
御信号■が供給されていると共に、上記２つのＰ−ＦＥ
ＴＩ０，１２のゲートには直接上記制御信号？が供給さ
れている。いま外部接続用端子１６，〜１６３および外
部接続用端子１７，〜１７６間に接続された液晶表示装
置１８を表示駆動する場合、先ずタイミング信号発生回
路１９の出力信号を受けて、制御信号で発生回路１５は
第２図のタイミングチャートに示すように、表示駆動期
間Ｔ（例えば２．５ｈｓｅｃ．）の表示開始時の短期間
（例えば２５払ｓｅｃ．）にＶ。Ｄレベルぐ１”レベル
）となる制御信号◇を出力する。通常（集積回路装置の
試験を行なわない期間）では制御信号）の成立期間ぐ１
”レベル）にｎ一ＦＥＴ６，８およびＰ−ＦＥＴＩ０，
１２が夫々導通し、抵抗値の低い抵抗７，９，１１，１
３にほとんど依存して３値の電圧レベル３／４ＶＤ。，
１′２ＶＤ。，１／４Ｖ血が得られる。次に◇の不成立
期間ぐ０”レベル）では上記ｎ−ＦＥＴ６，８およびＰ
−ＦＥＴＩ０，１２は非導適状態となり、今度は抵抗値
の高い抵抗２〜５に依存して３値の電圧レベルが得られ
る。このようにして得られた３値の電圧レベルは、表示
用データ発生回路２０から出力される表示用データが供
給される表示駆動回路２１および前記タイミング信号発
生回路１９から出力されるタイミング信号が供給される
バッファ回路２２〜２４において第２図に示すように任
意の波形を有したセグメント信号およびバックプレート
信号に構成された後、夫々前記外部接続用端子１６．〜
１６３および１７１〜１７８を介して液晶表示装置１８
に供給されるようになっている。このように従来の液晶
表示装置駆動回路を有した集積回路装置では、液晶表示
装置１８を表示駆動するためにその表示駆動期間の最初
では分割電圧発生回路亀の出力インピーダンスを低くし
て前記セグメント信号およびバックプレート信号の電圧
値をすみやかに切り換え、これ以後の期間では出力イン
ピーダンスを高くして上記電圧値を安定化しかつ保持す
るようにしている。ところで多値電圧レベルを必要とす
る液晶表示装置駆動回路を有した集積回路装置の特性を
試験する場合、例えば外部接続用端子１６・〜１６３か
ら出力されるバックプレート信号または外部接続用端子
１７，〜１７８から出力されるセグメント信号の電圧値
を測定試験する場合、これらの外部接続用端子１６，〜
１６３ あるいは１７，〜１７８と電圧値を測定して評
価する試験装置との間には配線を施こさなければならな
い。
この配線の長さは実使用状態において液晶表示装置１８
を接続した時よりも長くなることが一般的である。この
ため外部接続用端子亀６，〜１６３と外部接続用端子１
７，〜１７８との間に、液晶表示装置１８を接続した時
よりもはるかに大きな容量が挿入されたことと等価にな
る。このため上記測定試験を短縮化する目的で前記制御
信号マの周波数を第３図に示すように高くすると、それ
だけ制御信号マが“１”レベルとなる期間も短縮されて
しまい、この結果前記セグメント信号あるいはバックプ
レート信号の夫々の波形が第３図に示すようになまって
しまうといった現象が発生する。したがって試験装置に
おける試験評価の結果は信頼性がおけないものとなって
しまう。さらに１回の表示駆動期間において抵抗２〜５
と抵抗７，９，１１，１３とを切り換えているので、本
来の高抵抗２〜５のみによる電圧レベルが掌握できない
といった欠点もある。この発明は上記のような事情を考
慮してなされたもので、その目的は試験評価に必要とす
る時間が短縮できかつ試験評価の結果が信頼性高いもの
となる液晶表示装置駆動回路を有した集積回路装置を提
供することにあると共にさらに液晶表示装置駆動回路に
おける多値しベルの電圧レベルを正確に試験評価できる
。
を接続した時よりも長くなることが一般的である。この
ため外部接続用端子亀６，〜１６３と外部接続用端子１
７，〜１７８との間に、液晶表示装置１８を接続した時
よりもはるかに大きな容量が挿入されたことと等価にな
る。このため上記測定試験を短縮化する目的で前記制御
信号マの周波数を第３図に示すように高くすると、それ
だけ制御信号マが“１”レベルとなる期間も短縮されて
しまい、この結果前記セグメント信号あるいはバックプ
レート信号の夫々の波形が第３図に示すようになまって
しまうといった現象が発生する。したがって試験装置に
おける試験評価の結果は信頼性がおけないものとなって
しまう。さらに１回の表示駆動期間において抵抗２〜５
と抵抗７，９，１１，１３とを切り換えているので、本
来の高抵抗２〜５のみによる電圧レベルが掌握できない
といった欠点もある。この発明は上記のような事情を考
慮してなされたもので、その目的は試験評価に必要とす
る時間が短縮できかつ試験評価の結果が信頼性高いもの
となる液晶表示装置駆動回路を有した集積回路装置を提
供することにあると共にさらに液晶表示装置駆動回路に
おける多値しベルの電圧レベルを正確に試験評価できる
。
液晶表示装置駆動回路を有した集積回路装置を提供する
ことにある。第４図はこの発明の１実施例の構成図で、
ここでは従来と同様に１／３デューティ、１／３プリバ
ィアス方式で８桁の液晶表示装置を駆動する場合の回路
が示されている。
ことにある。第４図はこの発明の１実施例の構成図で、
ここでは従来と同様に１／３デューティ、１／３プリバ
ィアス方式で８桁の液晶表示装置を駆動する場合の回路
が示されている。
以下この発明の実施例を説明する。なお説明にあたって
従釆と同一部分には同じ符号を用いその部分の説明は省
略する。分割電圧発生回路１のｎ−ＦＥＴ６，８は夫々
のゲートにはナンドゲート３０の出力信号が供給されて
いる。さらにＰ−ＦＥＴＩ０，１２夫々のゲートにはィ
ンバータ３１を介して上記ナンドゲート３０の出力信号
が供給されている。またナンドゲ−ト３０１こはオアゲ
ート３２を介して制御信号？発生回路１５の出力信号す
なわち制御信号０が供給されるようになっている。なお
この制御信号◇発生回路１５は従来のものと同じである
。さらに上記オアゲート３２には第１の制御信号を発生
する第１制御回路３３の出力信号が供給されるようにな
っている。この第１制御回路３３はこの集積回路装置の
第１の試験評価すなわち外部接続用端子１６，〜１６３
および外部接続用端子１７，〜１７８との間の電圧を測
定評価する期間にのみ“１”レベル〔Ｖｏｏレベル〕と
なる第１の制御信号を出力するようになっている。上記
ナンドゲート３０にはまたィンバータ３４を介して第２
の制御信号を発生する第２制御回路３５の出力信号が供
孫貧されるようになっている。この第２制御回路３５は
この集積回路装置の第２の試験評価、すなわち分割電圧
発生回路１において抵抗２〜５で分割され出力される液
晶表示装置１８を駆動する本来の電圧レベルを直流的に
掌握する期間にのみ“１”レベルとなる第２の制御信号
を出力するようになっている。次に上記のように構成さ
れた回路の動作について説明する。
従釆と同一部分には同じ符号を用いその部分の説明は省
略する。分割電圧発生回路１のｎ−ＦＥＴ６，８は夫々
のゲートにはナンドゲート３０の出力信号が供給されて
いる。さらにＰ−ＦＥＴＩ０，１２夫々のゲートにはィ
ンバータ３１を介して上記ナンドゲート３０の出力信号
が供給されている。またナンドゲ−ト３０１こはオアゲ
ート３２を介して制御信号？発生回路１５の出力信号す
なわち制御信号０が供給されるようになっている。なお
この制御信号◇発生回路１５は従来のものと同じである
。さらに上記オアゲート３２には第１の制御信号を発生
する第１制御回路３３の出力信号が供給されるようにな
っている。この第１制御回路３３はこの集積回路装置の
第１の試験評価すなわち外部接続用端子１６，〜１６３
および外部接続用端子１７，〜１７８との間の電圧を測
定評価する期間にのみ“１”レベル〔Ｖｏｏレベル〕と
なる第１の制御信号を出力するようになっている。上記
ナンドゲート３０にはまたィンバータ３４を介して第２
の制御信号を発生する第２制御回路３５の出力信号が供
孫貧されるようになっている。この第２制御回路３５は
この集積回路装置の第２の試験評価、すなわち分割電圧
発生回路１において抵抗２〜５で分割され出力される液
晶表示装置１８を駆動する本来の電圧レベルを直流的に
掌握する期間にのみ“１”レベルとなる第２の制御信号
を出力するようになっている。次に上記のように構成さ
れた回路の動作について説明する。
先ず外部接続用端子１６，〜１６３．および外部接続用
端子１７．〜１７８間の電圧を測定試験評価する場合は
、外部から作動信号を応受することにより第１制御回路
３３は１定期間“１”レベルとなる第１の制御信号を出
力する。この結果オアゲート３２は制御信号ふ発生回路
の出力にかかわらず“１”レベル信号を出力する。１方
このとき第２制御回路３５は何の信号も応受していない
のでその出力信号は“０”レベルとなり、さらにインバ
ータ３４の出力信号は“１”レベルのままとなっている
。この結果ナンドゲート３０の出力信号は“０”レベル
となりこれに続くインバータ３１の出力信号は“１”レ
ベルとなる。すなわち分割電圧発生回路１のｎ−ＦＥＴ
６，８夫々のゲートには“０”レベル信号、またＰ−Ｆ
ＥＴＩ０，１２夫々のゲートには“１”レベル信号が入
力することになるので、第１の制御信号が“１”レベル
の期間には制御信号０にかかわりなくｎ−ＦＥＴ６，８
およびＰ−ＦＥＴＩ０，１２はすべて導適状態となる。
この結果分割電圧発生回路１における出力インピーダン
スは、低い抵抗値を有した抵抗７，９，１１，１３に支
配されるので低インピーダンス状態となる。すなわち、
外部接続用端子１６，〜１６３および外部接続用端子１
７，〜１７８間の容量が比較的大きくてもこの間の電圧
はすみやかに変化するもので試験評価時間を短縮するこ
とができると共に試験評価の結果は信頼性が高いものと
なる。また、その時の電圧発生回路から出力される複数
の電圧レベルを正確に測定できることはもちろんである
。次に外部から作動信号を応受することにより、第２制
御回路３５は１定期間“１”レベルとなる第２の制御信
号を出力する。第２の制御信号が“１”レベルになると
、この後ィンバータ３４の出力信号は“０”レベルとな
る。次にインバータ３４の出力信号が“０”レベルにな
ると、ナンドゲート３０の出力信号はオアゲート３２の
出力信号にかかわらず“１”レベルとなる。次にこれに
続くインバータ３１の出力信号は“０”レベルとなる。
すなわち第２の制御信号が“１”レベルの期間、分割電
圧発生回路１のｎ−ＦＥＴ６，８夫々のゲートには“１
”レベル信号、またＰ−ＦＥＴＩＯ０，１２夫々のゲー
トには“０”レベル信号が入力することになるので、ｎ
−ＦＥＴ６，８およびＰ一ＦＥＴＩ０，１２はすべて非
導適状態となる。この結果分割電圧発生回路１における
出力インピーダンスは抵抗２〜６のみに支配され、外部
接続用端子１６，〜１６３および外部酸続用端子１７，
〜１７８間には本来のセグメント信号あるいはバックプ
レート信号が出力される。従って、外部接続用端子１６
，〜１６３又は１７，〜１７８の電圧レベルを測定する
ことにより、高い出力インピーダンスの電圧発生回路１
の出力レベルを正確に測定できるものである。次に第１
、第２の制御信号がいずれも“０”しベルのときにはナ
ンドゲート３０の１方入力端のレベルが‘‘１”レベル
となり、ｎ−ＦＥＴ６，８およびＰ−ＦＥＴＩ０，１２
夫々のゲートには従来と同様のゲート信号が入力される
。第５図は第１制御回路３３および第２制御回路３５を
具体的に示す構成図である。
端子１７．〜１７８間の電圧を測定試験評価する場合は
、外部から作動信号を応受することにより第１制御回路
３３は１定期間“１”レベルとなる第１の制御信号を出
力する。この結果オアゲート３２は制御信号ふ発生回路
の出力にかかわらず“１”レベル信号を出力する。１方
このとき第２制御回路３５は何の信号も応受していない
のでその出力信号は“０”レベルとなり、さらにインバ
ータ３４の出力信号は“１”レベルのままとなっている
。この結果ナンドゲート３０の出力信号は“０”レベル
となりこれに続くインバータ３１の出力信号は“１”レ
ベルとなる。すなわち分割電圧発生回路１のｎ−ＦＥＴ
６，８夫々のゲートには“０”レベル信号、またＰ−Ｆ
ＥＴＩ０，１２夫々のゲートには“１”レベル信号が入
力することになるので、第１の制御信号が“１”レベル
の期間には制御信号０にかかわりなくｎ−ＦＥＴ６，８
およびＰ−ＦＥＴＩ０，１２はすべて導適状態となる。
この結果分割電圧発生回路１における出力インピーダン
スは、低い抵抗値を有した抵抗７，９，１１，１３に支
配されるので低インピーダンス状態となる。すなわち、
外部接続用端子１６，〜１６３および外部接続用端子１
７，〜１７８間の容量が比較的大きくてもこの間の電圧
はすみやかに変化するもので試験評価時間を短縮するこ
とができると共に試験評価の結果は信頼性が高いものと
なる。また、その時の電圧発生回路から出力される複数
の電圧レベルを正確に測定できることはもちろんである
。次に外部から作動信号を応受することにより、第２制
御回路３５は１定期間“１”レベルとなる第２の制御信
号を出力する。第２の制御信号が“１”レベルになると
、この後ィンバータ３４の出力信号は“０”レベルとな
る。次にインバータ３４の出力信号が“０”レベルにな
ると、ナンドゲート３０の出力信号はオアゲート３２の
出力信号にかかわらず“１”レベルとなる。次にこれに
続くインバータ３１の出力信号は“０”レベルとなる。
すなわち第２の制御信号が“１”レベルの期間、分割電
圧発生回路１のｎ−ＦＥＴ６，８夫々のゲートには“１
”レベル信号、またＰ−ＦＥＴＩＯ０，１２夫々のゲー
トには“０”レベル信号が入力することになるので、ｎ
−ＦＥＴ６，８およびＰ一ＦＥＴＩ０，１２はすべて非
導適状態となる。この結果分割電圧発生回路１における
出力インピーダンスは抵抗２〜６のみに支配され、外部
接続用端子１６，〜１６３および外部酸続用端子１７，
〜１７８間には本来のセグメント信号あるいはバックプ
レート信号が出力される。従って、外部接続用端子１６
，〜１６３又は１７，〜１７８の電圧レベルを測定する
ことにより、高い出力インピーダンスの電圧発生回路１
の出力レベルを正確に測定できるものである。次に第１
、第２の制御信号がいずれも“０”しベルのときにはナ
ンドゲート３０の１方入力端のレベルが‘‘１”レベル
となり、ｎ−ＦＥＴ６，８およびＰ−ＦＥＴＩ０，１２
夫々のゲートには従来と同様のゲート信号が入力される
。第５図は第１制御回路３３および第２制御回路３５を
具体的に示す構成図である。
４０は前記タイミング信号発生回路１９の一部回路で、
通常は外部接続用端子４１，４２間に外付け用の抵抗４
３を接続すればコンデンサ４４とこの抵抗４３の値に応
じて一定の周波数を持ったタイミング信号ＯＳＣあるい
はＯＳＣが得られる。
通常は外部接続用端子４１，４２間に外付け用の抵抗４
３を接続すればコンデンサ４４とこの抵抗４３の値に応
じて一定の周波数を持ったタイミング信号ＯＳＣあるい
はＯＳＣが得られる。
さらに４５は第１、第２の制御信号を発生させるたの第
１制御回路３３あるいは第２制御回路３５となる制御回
路である。この制御回路４５の出力信号は通常“０”レ
ベルとなっており、上記タイミング信号発生回路１９の
一部回路４０の外部接続用端子４２を接地レベル（Ｖｓ
ｓレベル）に接続すると発振は行なわれず制御回路４５
の出力信号は“１”レベルとなる。なおこの発明は上記
の実施例に限定されるものではなく、例えば分割電圧発
生回路１は第６図に示すように液晶表示装置１８の表示
サイクル毎（例えば５ｍｓｅｃ毎）に交互に“１”レベ
ル、“０”レベルを繰り返す信号ｗをゲート入力とする
ｎ−ＦＥＴ５０、Ｐ−ＦＥＴ５１を切り換え駆動せしめ
電源ＶＤ。
１制御回路３３あるいは第２制御回路３５となる制御回
路である。この制御回路４５の出力信号は通常“０”レ
ベルとなっており、上記タイミング信号発生回路１９の
一部回路４０の外部接続用端子４２を接地レベル（Ｖｓ
ｓレベル）に接続すると発振は行なわれず制御回路４５
の出力信号は“１”レベルとなる。なおこの発明は上記
の実施例に限定されるものではなく、例えば分割電圧発
生回路１は第６図に示すように液晶表示装置１８の表示
サイクル毎（例えば５ｍｓｅｃ毎）に交互に“１”レベ
ル、“０”レベルを繰り返す信号ｗをゲート入力とする
ｎ−ＦＥＴ５０、Ｐ−ＦＥＴ５１を切り換え駆動せしめ
電源ＶＤ。
レベルと電源Ｖｓｓレベル間を低い抵抗値を有した抵抗
７，９，１１，１３あるいは高い抵抗値を有した抵抗２
〜５により３等分するようなものでも良いし、高抵抗に
並列薮続される抵抗Ｐ−ＦＥＴもしくはＮ−ＦＥＴの接
続順は図示に限定されるものではない。各ＦＥＴの導適
時の抵抗をより小さくするという立場からは、Ｎ一ＦＥ
Ｔ６は抵抗７よりＶｏｏ端側に、Ｐ−ＦＥＴ１２は抵抗
１３よりＶｓｓ端側に配置するのが望ましい。また、第
７図に示すように高い抵抗値を持った抵抗２と低い抵抗
値を持った抵抗７との間に制御信号◇を入力とするｎ−
ＦＥＴ５２と接続し、さらに高い抵抗値を持った抵抗５
とＰ−ＦＥＴ１２との間に制御信号少をゲート入力とす
るＰ−ＦＥＴ５３を接続したものでも良い。なお第７図
に示す分割電圧発生回路１はｎ−ＦＥＴ６，８およびＰ
−ＦＥＴＩ０，１２が非常導適状態のときに、高い抵抗
値を持った抵抗２〜５からなる直列回路が低い抵抗値を
持った抵抗７，９，１１，１３と接続されるのを防ぐ効
果がある。又、説明を明確にするため、第１制御回路及
び第２制御回路による制御信号中の制御手段例えばオー
ゲート３２、ナンドゲ−ト３０、インバータ３４を全て
制御信号中発生回路１５とィンバータ３１間に配置した
が、上記制御手段の一部又は全てを制御信号で発生回路
１とタイミング信号発生回路との間に配置し得るもので
ある。
７，９，１１，１３あるいは高い抵抗値を有した抵抗２
〜５により３等分するようなものでも良いし、高抵抗に
並列薮続される抵抗Ｐ−ＦＥＴもしくはＮ−ＦＥＴの接
続順は図示に限定されるものではない。各ＦＥＴの導適
時の抵抗をより小さくするという立場からは、Ｎ一ＦＥ
Ｔ６は抵抗７よりＶｏｏ端側に、Ｐ−ＦＥＴ１２は抵抗
１３よりＶｓｓ端側に配置するのが望ましい。また、第
７図に示すように高い抵抗値を持った抵抗２と低い抵抗
値を持った抵抗７との間に制御信号◇を入力とするｎ−
ＦＥＴ５２と接続し、さらに高い抵抗値を持った抵抗５
とＰ−ＦＥＴ１２との間に制御信号少をゲート入力とす
るＰ−ＦＥＴ５３を接続したものでも良い。なお第７図
に示す分割電圧発生回路１はｎ−ＦＥＴ６，８およびＰ
−ＦＥＴＩ０，１２が非常導適状態のときに、高い抵抗
値を持った抵抗２〜５からなる直列回路が低い抵抗値を
持った抵抗７，９，１１，１３と接続されるのを防ぐ効
果がある。又、説明を明確にするため、第１制御回路及
び第２制御回路による制御信号中の制御手段例えばオー
ゲート３２、ナンドゲ−ト３０、インバータ３４を全て
制御信号中発生回路１５とィンバータ３１間に配置した
が、上記制御手段の一部又は全てを制御信号で発生回路
１とタイミング信号発生回路との間に配置し得るもので
ある。
そして、上記説明では第１、第２制御回路の両方を用い
たが、一方のみ用いて一方の試験効果のみ得ても良いこ
とは明らかである。以上説明したようにこの発明によれ
ば、第１の試験期間では２電源間に直列接続されている
低い抵抗値を有した複数の第２抵抗で支配的に２電源間
の電圧レベルを複数レベルに分割して出力インピーダン
スが低い状態で複数レベルの電圧レベルを得るようにし
たことにより試験評価に必要とする時間が短縮できると
共にかつ試験評価の結果が信頼性高いものとなり、ある
し、たまた第２の試験期間ではスイッチング素子を非導
適状態として出力インピーダンスが高い通常の状態で複
数レベルの電圧レベルを得るようにしたことによりこの
電圧レベルを正確に試験評価できる、液晶表示装置駆動
回路を有した集積回路装置を提供することができる。
たが、一方のみ用いて一方の試験効果のみ得ても良いこ
とは明らかである。以上説明したようにこの発明によれ
ば、第１の試験期間では２電源間に直列接続されている
低い抵抗値を有した複数の第２抵抗で支配的に２電源間
の電圧レベルを複数レベルに分割して出力インピーダン
スが低い状態で複数レベルの電圧レベルを得るようにし
たことにより試験評価に必要とする時間が短縮できると
共にかつ試験評価の結果が信頼性高いものとなり、ある
し、たまた第２の試験期間ではスイッチング素子を非導
適状態として出力インピーダンスが高い通常の状態で複
数レベルの電圧レベルを得るようにしたことによりこの
電圧レベルを正確に試験評価できる、液晶表示装置駆動
回路を有した集積回路装置を提供することができる。
第１図は従来の液晶表示装置駆動回路を有した集積回路
装置の構成図、第２図および第３図は夫々上記従来例を
説明するたのタイムチャート、第４図はこの発明の１実
施例の構成図、第５図は上記実施例の具体的回路の構成
図、第６図および第７図は夫々この発明の他の実施例の
構成図である。 １・・・・・・分割電圧発生回路、１５・・・・・・制
御信号◇発生回路、１６，〜１６３，１７・〜１７６・
・・・・・外部接続用端子、１８・・・・・・液晶表示
装置、１９・・・・・・タイミング信号発生回路、２０
…・・・表示データ発生回路、２１・・・・・・表示駆
動回路、２２〜２４・・・・・・バッファ回路、３３・
・・第１制御回路、３５…・・・第２制御回路。 第１図 第２図 第３図 第４図 第５図 第６図 第７図
装置の構成図、第２図および第３図は夫々上記従来例を
説明するたのタイムチャート、第４図はこの発明の１実
施例の構成図、第５図は上記実施例の具体的回路の構成
図、第６図および第７図は夫々この発明の他の実施例の
構成図である。 １・・・・・・分割電圧発生回路、１５・・・・・・制
御信号◇発生回路、１６，〜１６３，１７・〜１７６・
・・・・・外部接続用端子、１８・・・・・・液晶表示
装置、１９・・・・・・タイミング信号発生回路、２０
…・・・表示データ発生回路、２１・・・・・・表示駆
動回路、２２〜２４・・・・・・バッファ回路、３３・
・・第１制御回路、３５…・・・第２制御回路。 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １ ２電源間に直列接続されている複数の第１抵抗、上
記第１抵抗より低い抵抗値を有し上記複数の第１抵抗夫
々と並列接続されている第２抵抗、上記第２抵抗に流れ
る電流を断続するためのスイツチング素子を有し、最初
に上記スイツチング素子を短期間導通させて前記複数の
第１抵抗の各直列接続点から出力インピーダンスが小さ
な状態での電圧レベルを発生させ、その後は上記スイツ
チング素子を非導通状態にして上記各直列接続点から上
記出力インピーダンスよりも大きな出力インピーダンス
状態での電圧レベルを発生させる、液晶表示装置駆動回
路を有した集積回路装置において、少なくとも１つの試
験期間に前記各スイツチング素子を一意に制御する少な
くとも１つの制御信号を発生する制御手段を具備したこ
とを特徴とする液晶表示装置駆動回路を有した集積回路
装置。 ２ 前記集積回路装置には第１の試験期間と第２の試験
期間が設定されており、前記制御手段は、第１の試験期
間では前記スイツチング素子を導通状態にせしめる第１
の制御信号を発生する第１制御回路と、第２の試験期間
では前記スイツチング素子を非導通状態にせしめる第２
の制御信号を発生する第２制御回路とから構成されてい
る特許請求の範囲第１項に記載の液晶表示装置駆動回路
を有した集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15994077A JPS606520B2 (ja) | 1977-12-27 | 1977-12-27 | 液晶表示装置駆動回路を有した集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15994077A JPS606520B2 (ja) | 1977-12-27 | 1977-12-27 | 液晶表示装置駆動回路を有した集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5490933A JPS5490933A (en) | 1979-07-19 |
| JPS606520B2 true JPS606520B2 (ja) | 1985-02-19 |
Family
ID=15704473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15994077A Expired JPS606520B2 (ja) | 1977-12-27 | 1977-12-27 | 液晶表示装置駆動回路を有した集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606520B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159582A (ja) * | 1982-03-18 | 1983-09-21 | 株式会社東芝 | 液晶駆動用集積回路 |
-
1977
- 1977-12-27 JP JP15994077A patent/JPS606520B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5490933A (en) | 1979-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5625288A (en) | On-clip high frequency reliability and failure test structures | |
| US4710704A (en) | IC test equipment | |
| KR100529615B1 (ko) | 트랜지스터들의 열화정도를 측정할 수 있는 테스트회로 | |
| US5532618A (en) | Stress mode circuit for an integrated circuit with on-chip voltage down converter | |
| US6614251B2 (en) | Electromigration evaluation circuit | |
| JPH0664122B2 (ja) | オンチップトランジスタしきい値電圧モニタおよびその使用方法 | |
| KR100221799B1 (ko) | 모드설정회로와 모드설정장치 | |
| KR20080014540A (ko) | 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로 및 이를 이용한 파워 업 신호 트립 포인트 레벨 측정 방법 | |
| JP4042069B2 (ja) | 積分入力型入力回路およびそのテスト方法 | |
| JPS606520B2 (ja) | 液晶表示装置駆動回路を有した集積回路装置 | |
| US6313656B1 (en) | Method of testing leakage current at a contact-making point in an integrated circuit by determining a potential at the contact-making point | |
| US6949946B1 (en) | Integrated semiconductor circuit and method for functional testing of pad cells | |
| JPH01321382A (ja) | Ｍｏｓトランジスタの試験回路 | |
| JP3106486B2 (ja) | 半導体集積回路の測定装置 | |
| US20060214812A1 (en) | Measurement of output voltage characteristics on dynamic logic signals | |
| JPS6452298A (en) | Semiconductor memory device | |
| JP3052312B2 (ja) | 出力バッファ回路 | |
| SU1471156A1 (ru) | Устройство дл контрол параметров электронных блоков | |
| JP3057847B2 (ja) | 半導体集積回路 | |
| JPH08292227A (ja) | 終端回路 | |
| KR100442857B1 (ko) | 구형파 직류변환회로 | |
| JPS6128993B2 (ja) | ||
| JP2896955B2 (ja) | 集積回路装置のテスト方法 | |
| US5625566A (en) | Configuration dependent auto-biasing of bipolar transistor | |
| JP2968642B2 (ja) | 集積回路装置 |