JPS6064574A - 画信号縮小方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、複写機やファクシミリ装置等において、画
信号を縮小する際に好適な面信号縮小方式の改良に関す
るものである。

〔発明の技術的背景とその問題点〕

ファクシミリ装置等においては、人力原稿がＡ列３番、
Ｂ列４番等である場合、記録して出力する原稿を、Ａ列
３番からＢ列４番へ、Ｂ列４番からＡ列４番へ、Ａ列３
番からＡ列４番へというように、縮小したい場合がある
。

このような縮小を行なう場合、原稿の縦方向（副走査方
向）及び横方向（主走査方向）について縮小が必要であ
シ、夫々について様々な手法が提案されている。

このうち、原稿の横力′向の縮小を行なう手法として、
画信号のサンプリングクロック（一定クロック）の周期
を変化される手法、画信号のサンプリングクロックを間
引く手法、１（１０Ｍ内に縮小変決テーブルを川魚し、
被縮小画信号をアドレスに投入し、出力データを縮小画
信号として用いる手法等があった。

しかし、第１の手法は、回路構成が複雑となシ、しかも
必ずしも原画信号に忠実な縮小画信号が得られなかった
。また、第２の手法は、横方向の所定箇所のクロックが
間引かれるので、縦方向の１ライン（１クロツクに対応
）以上が削除され、原画信号に存在した特性が失われる
ことがあった。

更に、第３の手法は、上記第１、第２の手法に比べ原画
信号に忠実な縮小信号を得ることができるが、忠実な縮
小信号を得ようとすると、大容量のメモリが必要となる
。例えば、Ｂ列４番の原稿をＡ列４番の原稿に縮小する
場合、ｌ主走査ライン毎だ２０４８ビツトの画信号１１
７２８ビツトの画信号に縮小しなければならぬが、メモ
リとしては３２ビット人力ｎビット出力のものを使用し
、アクセス全６４回繰シ返すことが必要である。

そこで、上記欠点を除去すべく、小容量のメモリによっ
て、縮小を行なう装置が考えられる。例えば、上記３２
ビット人力ｎビット出力のメモリに代えて、８ビツト入
カフビツト出力のメモリを用いる装置として、第１図の
如き装置が考えられる。

同図において、ｌは、８ビツト出力の直並列変換用のシ
フトレジスタ、２は８ビツト入カフビツト出力のＲＯＭ
、３は、７ビツト入力の並直列変換用のシフトレジスタ
、４は３２進のカウンタ、５は５ビット入力２ビ、・ト
出力の几ＯＭ、６．７はインバータ、８はナントゲート
、９はアンドゲート、１０はオアゲートである。

この装置では、第２図のような読取りロックｂの立上シ
に、シフトレジスタ１で１ビ、トづつシフトされた画信
号が、ＲＯＭ２へ与えられる。

ここで、ＲＯＭＺ内には、次の第１表のようなデータが
格納されているものとする。

以下余白 第１表 ＲＯＭ２からは対応する出力がなされ、ＲＯＭ２の出力
はナントゲート８から出力されたロード信号ｅがロウレ
ベルであるときに、シフトレジスタ３ヘロードされる。

ロートイｄ＠ｅは、ＲＯＭ　５の出力Ｃと、読取りロッ
クｂ全インバータ６で反転ぜせた出力ｄとのナンド論理
演Ｈｖｃｘり得られる。また、シフトレジスタ３に与え
られるシフトクロックｇは、上記出力ｄと几ＯＭ５の出
力ｆとの、アンドゲート９による論理積によ勺得らノＬ
る。

ＲＯＭ５には、カウンタ４゛が３２ビツトを周期として
動作するときに出力される５ビツトの出力により、以下
の第２表の関■く、出力ｃ、ｆｔ−変更するように、デ
ータが格納されている。

第２表 尚、第２表のアドレス欄に示される数字は、十進表示で
あり、例えば「１１」は、几ＯＭ５のアドレス端子（Ａ
４、ん、Ａ２、Ａ□、Ａ１．）に（０１１，０，１，１
）が与えられた場合を示す。

ロード信号ｅがロウレベルのときに、シフトレジスタ３
ヘロードされたデータは、オアゲート１０から出力され
る読出クロックのｊの立下りで、図示せぬ続出回路に読
み出される。つまり、ロード信号ｅがロウレベルのとき
に、シフトレジスタ３ヘロードされたデータは、ロート
イ＝号ｅが立上るときに続出クロックｊが立下るから、
その最初の１ビツトが読み出される。次に、シフトクロ
ックｇ１７）ｉ上）で、シフトレジスタ３にてデータの
シフトがなされ、このときシフトレジスタ３から出力さ
れている１ビツトのデータがシフトクロックｇの次の立
下）で読み出される。以下同様に、シフトクロックｇの
立上シによって、シフトレジスタ３にてデータがシフト
され、シフトレジスタ３から出力されｙ’ｔデータがシ
フトクロックｇの次の立下シで１シ２み出される。

従って、回えば３２ビツトの画信号（ｏｏｏｏ。

０１１００００００１１００００００１１００００００
１１）は、以下のようにして２７ビツトの縮小画信号へ
変換される。

第２図のように、読取りロックｂのパルスｂｏからパル
スｂ１までの各パルスの立上シに同ＪυＪして、シフト
レジスタ１で画信号のシフトが行なわれる。

この結果、３２ビツトの画信号中、最初の８ビツトの画
信号（００００００１１）がシフトレジスタ１へ格納さ
れる。これによって、Ｒ，０Ｍ２のアドレス端子（ＡＴ
、ん、Ａ５、入、Ａｓ、Ａ、、ＡＩ、ん）には、画信号
（０，０，０，０，０，０，１、ｌ）が与えられるから
、第１表から判るように、このアドレスに対応するデー
タ（０，０，０，０、ｏｌｌ　１）が１４０Ｍ２の出力
端子（Ｑ、、ｑｌへ、ｑ１鳩、Ｑｌ、Ｑｏ）から出力さ
れる。

次に、読取りロックｂのパルスｂ丁の立下シからパルス
ｂ８の立上シにおいて、ナントゲート８から出力される
ロート１８号ｅは、ｅ雪のようにロウレベルとなる。と
れてよって上記几ＯＭ２から出力されたデータ（０００
００１１）は、シフトレジスタ３ヘロードされる。この
ときオアゲート１０からは、ナントゲート８から出力さ
れるロード信号ｅのｅ２に対ｊ心して、読出り一ックｊ
のパルスｊｏが出力される。こ７ｔを図示せぬ読出回路
が受け」区シ、続出回路はシフトレジスタ３から出力さ
れる最初の１ビツトのデータ（０）１パルスｊｏの立下
シに同期して酪小画１．：４号ｈｏとして読み出す。以
下読取りロックｂのパルス−の立下シからパルスｂ１ｍ
の立上シの間に、シフトクロックｇには、パルスｇｓ〜
ｇ５が生じる。このパルスｇ１〜ｇ５の立上シに同期し
てシフトレジスタ３内のデータは、ｒ１次シフトされて
出力される。また、シフトクロックｇのパルスｇ１〜ｇ
５によってオアゲー）１０からは読出クロックｊのパル
スｊ＋”Ｉ５が出力される。このパルスｊ＋〜ｊ５ｔ−
受は取った読出回路は、パルスｊ１〜ｊ５の夫々の立下
シに同期してシフトレジスタ３から順次出力されるデー
タ（ｏｏｏｏｌ）を縮小画信号−〜ｈ１として読み出す
。

以下同体にして残シのスピットの画イｄ号（０００００
０１１００００００１１００００００１，１）も８ビッ
ト単位で縮小される。た７どし、上記３３Ｆ）のスピッ
トの画信号は、８ビット単位で７ビツトに縮小されるだ
けでのり、最初の８ビツトの画（３号が６ピツトに縮小
される場合と異なシ、シフトクロックｇは６パルスづつ
出力され、読取りロックｊは７パルスづつ出力される。

これによって、残シ冴ビットの画信号は縮小画信号（ｏ
ｏｏｏ。

１１０００００１１０００００１１）として読出回路へ
睨み出さＪＬ１結局、３２ビツトの画信号は、（０００
００１０００００１１０００００１１０００００１１）
という縮小画伯４じに変換される。

これによって、メモリによる変換の手法が有する構成が
Ｍ　ｔ４にで大型化するという欠点が除去され、小容量
のメモリによる縮小が司＊’２となる。しかし、例えば
、３２ビツトの画信号が、（ｏ、ｏ　ｏ　ｏ　ｏ　ｏ　
。

１０００００００１０００００００１１１１１１１１１
）のようであると、この画信号は、縮小画伯−号（ＯＱ
ＯＯＯＯ’０ＱＯＯＯＯ１００００００１１１１１１１
１）のような２７ビツトへ変換される。即ち、上記手法
では、８ビット単位で縮小すべき画信号の−７１（ｉｌ
−参ｊ１４シて縮小を行なっているため、上記の例のよ
うに原画信号の第８ビツト目に存在する１（黒）の画信
号が消去されてしまう場合があった。

〔発明の目的〕

本発明は、上述のような不十分さをン゛イ決するために
なされたもので、その目的は、簡単な回路構成で縮小近
似比率（縮小率に、どれだけ近いがということを示す目
安となるデータで、例えば、２０４８ビツトの画信号ｉ
　１７２８ビツトに縮小する場合、３２ビット人力２７
ビツト出力のメモリヲ団用すると、縮小近似比率は、「
１」である。以下では、例えばこの３２ビット人力２７
ビツト出力のメモリを使用した場合の縮−小率に、どれ
）°どＵ近づけるかという意味で、この語を用込る。）
を高め、且つ、原画信号によシ忠実な縮小画信号を得る
ことができる画信号縮小方式を提供することでめる。

〔発明の（既要〕

そこで、本発明では、へピントのデータをアドレスとし
て人力しこのアドレスに対応して予め格納されたＢピッ
トのデータを出力する。ト・ｄ小用のメモリと、このメ
モリに画信号：と与えるタイミング及び該メモリから出
力さｔたデータを７陥小ｌｌ！ｉｌ　ｊ’ｒｊ号として
読み出すタイミングを制４ｉ１＋するタイミング制御手
段とを有し、Ｃ（ＣはＡよシ大の正の整数）ビットの画
信号がＡ−１ビツト以Ｆ（ｉ）ｎ群の小群とされて上記
メモリへ与えられる毎に、上記メモリから出力されるデ
ータ＝ｉＣビットの１ｉｒＪ１信号に対するＤ（ＣとＤ
とは互い忙素な正の整数）ビットの縮小画信号として読
み出すようにし、上記目的′ｆｔ達成したものでおる。

〔発明の実施例〕　゛ 次に、図面を参照して本発明の詳細な説明する。

第３図は、本発明の方式を採用した縮小装置のブロック
図である。同図において、１１は、直並列変換用のシフ
トレジスタである。このシフトレジスタ１１は、入力端
子ＳＩから原画信号を人力し、クロック端子ＣＫへ人力
される読取りロックｂのパルスの立上シに同期して１０
段のシフト動作を行なう。シフトレジスタ１１の出方は
、１０ビット人カフビット出力の縮小用の几０Ｍ１２の
アドレス端子Ａ、〜んへ与えられる。この几０Ｍ１２に
は、以下の第３表に示すように、各アドレスに対応して
データが格納されている。

以下余白 第３表 尚、第３表において、前の１ビツト、後の１ビツトとは
、画信号の夫々前後の１ビツトの画信号の意味である。

この明ｍ書において、画信号の前後の１ビツトの画信号
と言った場合、一連の画（Ｊ号中第Ｘビット目から第ｘ
十ｙビット目までを縮小するものとすれば、前の１ビツ
トの両信号とはＭＸ−１ビツト目の画信号を、後の１ビ
ツトの画信号とは第ｘ＋ｙ十ｉビット目の画信号を、夫
々指すものとする。

このようなデータが格納されたＲＯＭ１２の出力は、並
直列変換用のシフトレジスタ１３へ与えられる。このシ
フトレジスタ１３は、タイミング制御手段２１から与え
られるロード信号ｅがロウレベルとなってロード端子Ｌ
Ｄへ与えられるとき、几０Ｍ１２の出力をロードする。

また、シフトレジスタ１３は、タイミング制御手段２１
から出力さノＬるシフトクロックｇをクロック偏１子Ｃ
Ｋよ少入力し、このシフトクロックｇの立上シに同期し
て、データをシフトする。シフトレジスタ１３の出力端
子ＳＯからはデータが出力され、このデータは縮小画信
号りとして図示せぬ読出回路によシ、読み出さハる。

タイミング制御手段２１は、読取りロックｂ（ｚクロッ
ク端子ＣＫへ入力し、読取りロックｂの立上シでカウン
トアツプし、クリア端：ｆＴＣＬ几に与えられる信号が
ロウレベルのときにクリアされる３２進５ビツトのカウ
ンタ１４と、このカウ゛／夕１４の出力によって、３２
ビツトの画信号を８ビツトの４群の小群のデータとして
ＲＯＭ１２へ与え、かつ、第１群の小群のデータが几０
Ｍ１２へ与えられる毎に、几０Ｍ１２から出力されるデ
ータを１ビツト削除して読み出すようなタイミングの原
ｆａ号を作シ出すだめの几０Ｍ１５及び読み出しタイミ
ングを作る各ゲートよシ＋１９成される。即ち、ＲＯＭ
１５内には、既に示した第２表のようなデータが格納さ
れていて、カウンタ１４の出力がアドレスとして与えら
れることによシ、その出力ｃＳｆｆ変災す６゜シフトレ
ジスタ１３のロード信号ｅは、読取りロックｂがインバ
ータ１６で反転された信号ｄとＲＵ　Ｍ　１５の出力Ｃ
とをナントゲート１８へ導入し、その出力として得たも
のであり、読取りロックｂの８パルス毎のパルスの立下
）に同期して立下シ、その次の読取りロックｂのパルス
で立上る。シフトレジスタ１３のシフトクロックｇは、
上記の出力ｄと、几０Ｍ１５の出力ｆとをアンドゲート
１９へ導入し、その出力として得たものである。更に、
縮小画信号りは、タイミング制御手段２１から出力され
る読出クロックｊの立下シのタイミングで図示せぬ読出
回路によシ読み出される。この続出クロックｊは、ロー
ド信号ｅがインバータ１７Ｃ・こより反転させられた信
号皿と、シフトクロックｇと全オアゲート２０へ導入し
、その出力として得たものであり、シフトクロックｇの
パルス数とロード信号ｅのパルス数の和のパルスｉｌｌ
　’ｃ有する信号である。

シフトレジスタ１１は、当初においてクリヤされていて
、シフトレジスタ１１からは１０ビツトの（０）のデー
タが出力され、ｆＬＯＭ１２の各アドレス端子には（０
）が与えられていたものとする。

以下、３２ビツトの画信号（０００００００１００００
０００１０００００００１１１１１１１１１）が入力さ
れるものとして第４図ｋ　参ＩＦ、Ｉ　して、画１３号
縮小装置の動作を説明する。

先ず、上記３２ビツトの画信号中最初の１ビツトの１回
信号（０）は、読取りロックｂのパルスｂ−１の立上シ
のタイミングでシフトレジスタエ１にセット括れる。続
いて、読取りロックｂのパルスｂｏ”ｂ７の夫々の立上
シで３２ビツトの１ｉｉ信号の第２酵目から第９番目ま
での両信号が１ビツトづつ入力され、かつ、シフトされ
る。これによって、几０Ｍ１２のアドレス端子（Ａａ、
Ａ７、Ａ６、Ａ５、ん、Ａ３、Ａ２、Ａ８、ん、Ａ、１
）には、画信号（０，０，０，０，０，０，０１０，１
、Ｏ）が与えられる。ここに、アドレス端子Ａ６に与え
られている（０）は、当初シフトレジスタ１１の最下位
ビットにセットされていた（０）であシ、アドレス端子
Ａ、〜Ａｏに与えられている画信号は、３２ビツトの画
信号中の最初の８ピツトの画信号（第１群の画ｌ１ｉ３
号）であシ、アドレスｙ；Ｍ子ルー！に与えられている
［＋１１　（ｉｊ号は、３２ビツトのｌ＋ｊｉ　ｉｔｉ
号中の第９ビツト目の画信号である。

このような画信号が与えられると、ＲＯＭ１２からは、
第３表からも判るように、データ（０００００１１）が
出力される。また、読取りロックｂのパルスｂ８の立上
シに同期してナントゲート１８からは、ロード信号ｅが
ｅ２のようにロウレベルとして出力されるから、シフト
レジスタ１３にはデータ（０００００１１）がロードさ
れる、ツーこのｆ−タは読取りロックｂのパルスｂｓの
立下りからパルスｂ＋３の立上シの間に、アンドゲート
１９から出力されるシフトクロックｇのパルスｇ１〜ｇ
５の立上シで、シフトレジスター３（Ｃてシフトされる
。

一方、上記データ（０００００１１’　）がシフトレジ
スター３にロードされたとき、ロード信号ｅの０２はイ
ンバーター７ヲ介して信号ｉとしてオアゲート２０に与
えられ、オアゲート２０からは読出クロックｊのパルス
ｊｏが出力される。読出回路は読出クロックｊのパルス
Ｊｏの立下りで、シフトレジスター３から出力されてい
るノ°α初の１ピツトのデータ（０）を縮小画信号りと
して読み出す。以下、シフトクロックｇのパルスｇｌ−
ｇｉによって、オアゲート囚からは続出クロックｊのパ
ルスｊｌ−Ｊｉが出力される。このパルスｊ＋〜ｊ５の
立下シに同期して、読出回路はシフトレジスター３から
ｊｌ；（吹出力さ才するデータ（００００１）を縮小画
伯＠ｈ＋−ｈ５として読み出す。

一方、読ツタロックｂのパルスｂ８〜ｂＨ（７）夫々の
立上りで、３２ビツトの画信号の第２群の８ビツトのデ
ータが１ビツトづつシフトレジスタ１１へ入力され、か
つ、シフトされる。これによって、ＲＯＭ１２のアドレ
ス端子（Ａ、、Ａ７、ん、八５、ん、Ａ３、Ａ２、ＡＩ
Ｓん、んＯには、画信号（１，０，０，０，０，０，０
，０，１，０）が与えられる。ここで、アドレスＱ千Ａ
８に与えられている画信号（１）は前回縮小された画信
号の最後の１ピツトの画信号である。また、アドレス端
子Ａ、、に与えられている画信号（０）は、次回に縮小
されるべき８ビツトの両信号の最初の１ビツトの画信号
である。

上記のような画信号が与えられると、几０Ｍ１２からは
、データ（０００００１１）が出力される。

また、読取りロックｂのパルスｂｔａの立上りに同期し
て、ナントゲート１８からは、ロード信号ｅが０３のよ
うにロウレベルとして出力されるから、シフトレジスタ
１３にはデータ（０００００１１）がロードされる。こ
のデータは読取りロックｂのパルス煽の立下シからパル
スｂ２２の立上シの間に、アントゲート１９から出力さ
れるシフトクロックｇのパルスｇ−〜ｇ−の立上シに同
期してシフトレジスタ１３にてシフトされる。

一方、データ（ｏｏｏｏｏｉｌ）がシフトレジスタ１３
ヘロードされたとき、ロード信号ｅのｅ３はインバータ
１７ヲ介して信号ｉとしてオアゲート加へ与えられ、オ
アゲート２０からは読出クロックｊのパルス見が出力さ
れる。続出回路は続出クロックｊのパルスｆの立下シに
同期してシフトレジスタ１３から出力されている第２１
ｊＦの８ビツトの画信号に対応して出力された最初のデ
ータ（０）全縮小画信号）４として読み出す。以下、シ
フトクロックｇのパルスｇＳ−ｇｉ、によってオアゲー
ト２０から出力された読出クロックｊのパルスに’ｘＪ
′６の立下シに同期して、読出回路はシフトレジスタ１
３から順次出力されるデータ（００００１１）を縮小画
信号ｈ（−１ｉとして読み出す。

以下、同様にして、第３の小群の画信号（００００００
１１）、第４の小群の画信号（１１１１１１１？）がシ
フトレジスタ１１へセットされる毎（上記の？はＯ又は
１のいずれでも良い）に、ＲＯＭ１２からは対応するデ
ータ（００００００１）、（１１１１１１１）が出力さ
れ、読出回路はこれらのデータを縮小画信号として読み
出す。

以上の動作によって、３２ビツトの画信号（０００００
００１０００００００１０００００００１１１１１１１
１１）は、縮小画信号（０００００１０００００１１０
０００００１１１１１１１１）へ変換される。

このように、本実施例によれば、上記３２ビツトの画信
号中の第８ビツト目の画信号（１）は、消去されること
なく、残すことができる。

また、第１表に２いて、（０００００００１）に対応す
る変換符号を（、（１００００１１）ζする手法によっ
て、上記３２ビツトの画（Ｓ　＠中の第８ビツト目の画
信号（１）を残す手法に比べ、本実施例は原画信号に忠
実である。即ち、上記手法によれば、前述の３２ビツト
の画信号は２７ピツトの縮小画信号（０００００１００
０００１１０００００１１１１１１１１１）へ変換され
るから、実施例による縮小画信号の第１９ビツト目のビ
ットが（０）とされているだけ、原画信号に忠実である
。

尚、実施例では誼小すべき画信号の前後の夫々１ビツト
の画信号を参照するようにしたが、前の１ビツトの画信
号または後の１ビツトの画信号を参照して縮小しても良
い。例えば、８ビツトの画信号ｆニアビットの画信号へ
縮小する場合において、縮小すべき画信号の前の１ビツ
トの画信号を参照するようにするためには、第３図の構
成中、ＲＯＭ１２　’ｋ　９ビツト入カフビツト出力の
ものとし、シフトレジスタ１１を９段シフトのものとし
、読取りｏ７りｂのパルストから画信号の入力を開始す
れば良い。ｉた、８ビツトの画信号を７ビツトの画信号
へ縮小する場合において、縮小すべき画信号の後の１ビ
ツトの画信号を参照するようにするためには、第３図の
実施例の構成中、几０Ｍ１２を９ビツト入カフビツト出
力のものとし、シフトレジスタ１を９段シフトのものと
すれば良い。

更に、実施例においては、３２ビツトの原画信号ヲ、１
０ビツト入力のＲ，ＯＭへ、８ビツトの小群として４回
与えるようにした。しかし、原画信号のビット数が素数
であるような場合には、このビット数の原画信号ｉＲＯ
Ｍの入力ビット数マイナス１ビツト以下の小群としてＲ
ＯＭへ与えても良い。

例えば、１０ビット人カフビット出力のｌＬ　ＯＭで、
３１ピツトの画信号を３ビツトに縮小する場合には、原
画信号を８ビツトの小群として３回、７ビツトの小群と
して１回、夫々ＲＯＭへ与える。このとき４回出力され
る７ビツトのデータを縮小ＩＩＩ信号として用いる。

また、実施例では、Ｒ，ＯＭの出力を削減するようにし
たが、増加させるようにしても良い。例えば、３２ビツ
トの原画信号全２９ビツトに縮小する場合、１０ピット
人カフビット出力の几ＯＭｉ用いて一３２ピットの原画
１４号を実施例と同様にして８ビツトの小群としＲＯＭ
へ４回与える。ＲＯＭからは４回、７ビツトのデータが
出力さｊＬるから、このうち１回の７ビツトのデータ中
１ビット（例えば、最後に出力される１ビツト）　’ｋ
　、　続出クロックｊのパルスｌｃ　２　＋ｉ！として
読み出すようにする。つまシ、第４図において、例えば
、シフトレジスタ１３の出力仏が出力されている間に続
出クロックｊのパルスｊ′６に加えて１パルスを出力す
る。

同（ｊｐの縮小は１０ビツト入力８ビツト出力のＲＯＭ
を用いて実現できる。３２ビツトの原画信号を８ビツト
の小群として上記ＲＯＭへ４回与える。ＲＯＭからは８
ビツトのデータが４回出力されるから、このうちの３回
の８ビツトのデータ中の１ビツト（例えば、各回の最後
に出力される１ビツト）を、シフトクロックｇによシ削
城して出力するようにすれば良い。これによれば、上記
の例よシ、ＲＯＭの容量が多い分だけ原画信号に忠実な
縮小１ｆａ信号を得ることができる。つまシ、Ｒ，ＯＭ
の出力を削減する方式の方が好適である。

また、３２ビツトの画信号を４ビツトの小群として、６
ビツト入力４ビツト出力のＲＯＭへ８回与えるようにし
ても良い。このＲＯＭから出力されに４ビツトのデータ
を、そのまま３回読み出し、１ビツト削除して５回読み
出すようにする。これによっで、Ｉ（Ｏｆ’Ｊ２小型化
てきる。

〔発すｊの効果〕

以上説明したように、本発明によれば、１１１１のＲＯ
Ｍを使用して、小群毎に縮小近似比率ｋ　Ｍ４ならせな
がら、全体として所望の縮小率を実現できる。従って、
ＲＯＭの規模が小型で回Ｌ１６溝成がｆＩＮ単であって
も、縮小近似比率を高めることができる。更て、原画信
号により忠実な縮小画信号を得ることができる。

【図面の簡単な説明】

第１図は従未の画信号縮小装置のブロック図、第２図は
第１図に示した画信号縮小装置の動作を説明するだめの
タイミングチャート、り１３図は本発明の方式を採用し
た１［ＶＩｉ信号縮小装置のブロック図、第４図は第３
邸１に示した画信号縮小装置ａの動作全説明するだめの
タイミングチャートである。 １１．１３　・シフトレジスタ １２・・ＲＯＭ（縮小用のメモリ） １４・・・カウンタ　１５・ｌ（ＯＭ（ｉ２のメモリ）
１６．１７・・・インバータ　１８・・・ナンドケ−）
１９・・・アンドゲート２０・・オアゲート２１・・・
タイミング制御手段 代理人　弁理士　本　１）　崇

Claims (1)

1. 【特許請求の範囲】 （１）Ａビットのデータをアドレスとして人力しこのア
   ドレスに対応して予め格納されたＢピットのデータを出
   力する縮小用のメモリと、該メモリに画信号を与えるタ
   イミング及び該メモリから出力されたデータを縮小画信
   号として読み出すタイミングを制御するタイミング制御
   手段とを有し、Ｃ（ＣはＡよシ犬の正の整数）ビットの
   画信号がＡ−１ビツト以下のｎ群の小群とされて前記メ
   モリへ与えられる毎に、前記メモリから出力されるデー
   タをＣビットの画信号に対するＤ（ＣとＤとは、互いに
   素な正の整数）ビットの縮小画信号として読み出すこと
   を特徴とする画信号縮小方式。 （２）　タイミング制御手段は、Ａ−１ビツト以下のｎ
   群の小群として画信号が縮小用のメモリへ与えられる毎
   に、前記メモリから出力されたデータを読み出すタイミ
   ングを与え、かつ、ｎ群中の少なくとも１群の画信号に
   対応して前記メモリから出力されたＢビットのデータ’
   （ｚＢ−１ビツト以下またはＢ＋１ビット以上の画信号
   として読み出すタイミングを与えることを特徴とする特
   許請求の範囲第（１）項記載の画信号縮小方式。　′（
   ３）タイミング制御手段は、画信号をＭｉ’ｌみ取るだ
   めの読取りロックによ多動作するＣ進カウンタと、該Ｃ
   進カウンタの出力に基づいて縮小用のメモリからデータ
   を読み出すだめのｆｇ号の原信号を出力する第２のメモ
   リと、該第２のメモリの出力と前記読取りロックとに基
   づいて前記縮小用のメモリからデータを読み出すだめの
   信号を作成するゲートとからなることを特徴とする特許
   請求の範囲第（１）項又は第（２）項記載の画信号縮小
   方式。 （４）縮小用のメモリへ画信号を直並列変換用のシフト
   レジスタ６でよシ与え、前記メモリから出力されるデー
   タを並直列変換用のシフトレジスタで受けて出力するこ
   とを特徴とする特許請求の範囲第（１）項乃至第（３）
   項いずれかに記載の画信号縮小方式。