JPS6064544A - フレ−ム同期検出回路 - Google Patents
フレ−ム同期検出回路Info
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- JPS6064544A JPS6064544A JP58173805A JP17380583A JPS6064544A JP S6064544 A JPS6064544 A JP S6064544A JP 58173805 A JP58173805 A JP 58173805A JP 17380583 A JP17380583 A JP 17380583A JP S6064544 A JPS6064544 A JP S6064544A
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- JP
- Japan
- Prior art keywords
- signal
- frame
- circuit
- coincidence
- synchronization
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、デジタル多重化信号のフレーム同期検出回路
に関する。特に、同期検出のための時間を短縮する改良
に関するものである。
に関する。特に、同期検出のための時間を短縮する改良
に関するものである。
第１図は従来例のフレーム同期検出回路図である。フレ
ームアドレス信号発生回路Ｏ３には、クロックＣＫが入
力され、フレームアドレス信号発生回路ＯＳからフレー
ムアドレス信号Ｓｂｌが出力されフレーム一致判定回路
ＤＴに人力される。フレーム一致判定回路ＤＴでは、入
力データＳａが人力されており、フレームアドレス信号
Ｓｂｌに同期してデータがサンプリングされ、サンプリ
ングされたデータでフレームの一致判定が行われる。そ
の判定結果がフレーム一致判定信号Ｓｃとして出力され
、論理回路ＤＢに入力される。フレーム一致判定がフレ
ーム一致の場合には、判定一致信号Ｓｄが論理回路ＤＥ
から出力され、同期保護回路計に入力される。フレーム
一致の場合には、前述の動作が次のフレームアドレス信
号Ｓｂｌが入力されたときに繰返される。
ームアドレス信号発生回路Ｏ３には、クロックＣＫが入
力され、フレームアドレス信号発生回路ＯＳからフレー
ムアドレス信号Ｓｂｌが出力されフレーム一致判定回路
ＤＴに人力される。フレーム一致判定回路ＤＴでは、入
力データＳａが人力されており、フレームアドレス信号
Ｓｂｌに同期してデータがサンプリングされ、サンプリ
ングされたデータでフレームの一致判定が行われる。そ
の判定結果がフレーム一致判定信号Ｓｃとして出力され
、論理回路ＤＢに入力される。フレーム一致判定がフレ
ーム一致の場合には、判定一致信号Ｓｄが論理回路ＤＥ
から出力され、同期保護回路計に入力される。フレーム
一致の場合には、前述の動作が次のフレームアドレス信
号Ｓｂｌが入力されたときに繰返される。
フレーム一致判定がフレーム不一致の場合には、判定不
一致信号Ｓｅが論理回路ＤＨから出力され、同期保護回
路ＯＰと論理積回路ＡＤとに入力される。同期保護回路
ＤＰよりは、同期はずれアラーム信号Ｓｆが出力され、
論理積回路ＡＤに入力される。論理積回路へ〇からは、
パルス信号Ｓｇが出力され、フレームアドレス信号発注
回路Ｏ８に入力される。フレームアドレス信号発生回路
Ｏ３では、これにより内部カウンタの係数が１ビツト停
止され、フレームアドレス信号Ｓｂｌが１ビツト遅延さ
れる。したがって次のフレームアドレス信号Ｓｂｌはｌ
ビット遅延されてフレームアドレス信号発生回路ｏｓが
ら出力され、フレーム一致判定が行われれる。以上のよ
うに不一致時には、前述の動作が繰返される。
一致信号Ｓｅが論理回路ＤＨから出力され、同期保護回
路ＯＰと論理積回路ＡＤとに入力される。同期保護回路
ＤＰよりは、同期はずれアラーム信号Ｓｆが出力され、
論理積回路ＡＤに入力される。論理積回路へ〇からは、
パルス信号Ｓｇが出力され、フレームアドレス信号発注
回路Ｏ８に入力される。フレームアドレス信号発生回路
Ｏ３では、これにより内部カウンタの係数が１ビツト停
止され、フレームアドレス信号Ｓｂｌが１ビツト遅延さ
れる。したがって次のフレームアドレス信号Ｓｂｌはｌ
ビット遅延されてフレームアドレス信号発生回路ｏｓが
ら出力され、フレーム一致判定が行われれる。以上のよ
うに不一致時には、前述の動作が繰返される。
従来の同期検出回路では、以上のように、一つのフレー
ム一致判定回路によりフレーム同期の一致判定を行うよ
うに構成されフレーム一致判定回路で不一致判定がなさ
れると、フレームアドレスをハンティング動作により１
ビツトシフトさせ、次のフレームアドレス時から新たに
フレーム一致判定回路にフレーム判定に必要なデータを
サンプリングし、改め゛ζ一致判定を行っていた。この
ため、不一致判定がなされた後に、次の一致判定を正常
に行うことができるようになって同期状態が回復するま
での時間が長い欠点があった。
ム一致判定回路によりフレーム同期の一致判定を行うよ
うに構成されフレーム一致判定回路で不一致判定がなさ
れると、フレームアドレスをハンティング動作により１
ビツトシフトさせ、次のフレームアドレス時から新たに
フレーム一致判定回路にフレーム判定に必要なデータを
サンプリングし、改め゛ζ一致判定を行っていた。この
ため、不一致判定がなされた後に、次の一致判定を正常
に行うことができるようになって同期状態が回復するま
での時間が長い欠点があった。
一方、通信回線のデジタル多重化、高速化が進み、回線
切替等により発生ずる瞬断におけるデータ損失量が大き
な問題となって来ている。したがって、回線断から、同
期復旧までの時間をできるかぎり短くすることが必要と
なっている。
切替等により発生ずる瞬断におけるデータ損失量が大き
な問題となって来ている。したがって、回線断から、同
期復旧までの時間をできるかぎり短くすることが必要と
なっている。
本発明は、上記の欠点を除去し、一度不一致を検出して
から、同期検出が正常に復旧するまでの時間を著しく短
くするフレーム同期検出回路を提供することを目的とす
る。
から、同期検出が正常に復旧するまでの時間を著しく短
くするフレーム同期検出回路を提供することを目的とす
る。
本発明は二つのフレーム一致判定手段と信号選択手段、
および遅延手段を備える。
および遅延手段を備える。
すなわち、本発明のフレーム同期検出回路では二つのフ
レーム一致判定手段が内蔵され、そのうちの一方のフレ
ーム一致判定手段ではフレームアドレスに同期した検出
を行い、他方のフレーム一致判定手段では１ビツト相違
するフレームアドレスに同期した検出を行う。フレーム
同期判定では、フレームアドレスに同期して検出された
データが使用されるが、ここで不一致判定がされると、
ハンティングされた次のフレームアドレス入力時には、
上記他方のフレーム一致判定手段により１ビツト遅延し
たフレームアドレスに同期して検出されたデータを使用
して、中断することなくフレーム同期検出を行うことを
特徴とする。
レーム一致判定手段が内蔵され、そのうちの一方のフレ
ーム一致判定手段ではフレームアドレスに同期した検出
を行い、他方のフレーム一致判定手段では１ビツト相違
するフレームアドレスに同期した検出を行う。フレーム
同期判定では、フレームアドレスに同期して検出された
データが使用されるが、ここで不一致判定がされると、
ハンティングされた次のフレームアドレス入力時には、
上記他方のフレーム一致判定手段により１ビツト遅延し
たフレームアドレスに同期して検出されたデータを使用
して、中断することなくフレーム同期検出を行うことを
特徴とする。
本発明の実施例について、図面を参照して説明する。第
２図は本発明−実施例フレーム同期検出回路のブロック
構成図である。第２図において、クロックＣＫが入力さ
れるフレームアドレス信号発生回路Ｏ３の出力は、信号
選択回路ＳＥＬの入力端子Ａと１ビツト遅延回路ＤＬＩ
とに接続される。１ビツト遅延回路ＤＬＬの出力は、信
号選択回路ＳＥＬの入力端子Ｂと別の１ビツト遅延回路
ＯＬ２とに接続される。信号選択回路ＳＥＬの出力端子
Ｘ、 Ｙには、論理和回路ＯＲＩ 、ＯＲ２の一方の入
力にそれぞれ接続される。論理和回路ＯＲＩ 、 ＯＲ
２の出刃は、それぞれフレーム一致判定回路ＤＴｌ’、
ＤＴ２の一方の入力に接続される。フレーム一致判定回
路υ１゛１１口Ｔ２（７）他の入力には、入力データＳ
ａがそれぞれ入力される。
２図は本発明−実施例フレーム同期検出回路のブロック
構成図である。第２図において、クロックＣＫが入力さ
れるフレームアドレス信号発生回路Ｏ３の出力は、信号
選択回路ＳＥＬの入力端子Ａと１ビツト遅延回路ＤＬＩ
とに接続される。１ビツト遅延回路ＤＬＬの出力は、信
号選択回路ＳＥＬの入力端子Ｂと別の１ビツト遅延回路
ＯＬ２とに接続される。信号選択回路ＳＥＬの出力端子
Ｘ、 Ｙには、論理和回路ＯＲＩ 、ＯＲ２の一方の入
力にそれぞれ接続される。論理和回路ＯＲＩ 、 ＯＲ
２の出刃は、それぞれフレーム一致判定回路ＤＴｌ’、
ＤＴ２の一方の入力に接続される。フレーム一致判定回
路υ１゛１１口Ｔ２（７）他の入力には、入力データＳ
ａがそれぞれ入力される。
フレーム一致判定回路ＤＴＩ 、 ＤＴ２の出力は、信
号選択回路ＳＥ２の入力端子Ａ、Ｂにそれぞれ接続され
る。信号選択回路ＳＥ２の出力端子Ｘは、論理回路ＤＥ
に接続される。論理回路ＤＥの判定一致信号出力と判定
不一致信号出力とは、ＰＩ期保護回路叶にそれぞれ接続
される。また、論理１１旧Ｉ！８ＤＩ！の判定不一致信
号出力は、論理積回路ＡＤの第一の大力に接続される。
号選択回路ＳＥ２の入力端子Ａ、Ｂにそれぞれ接続され
る。信号選択回路ＳＥ２の出力端子Ｘは、論理回路ＤＥ
に接続される。論理回路ＤＥの判定一致信号出力と判定
不一致信号出力とは、ＰＩ期保護回路叶にそれぞれ接続
される。また、論理１１旧Ｉ！８ＤＩ！の判定不一致信
号出力は、論理積回路ＡＤの第一の大力に接続される。
１ビツト遅延回ｌｌ！８ＤＬ２の出力は、論理積回路へ
〇の第二の人力に接続される。論理積回路へ〇の第三の
入力には、同期保護回路ＤＰの出力が接続される。論理
積回路へ〇の出方は、信号選択回路ＳＥ３の入力端子Ａ
に接続される。信号選択回路ＳＥ３の出力端子ｘ、ｙは
、前記論理和回路ＯＲＩ 、ＯＲ２の他方の入力にそれ
ぞれ接続される。また、論理積回路へ〇の出力は、フリ
ッププロップ回路ＦＦのクロック端子Ｃに接続され、出
力端子Ｑと入力端子りとは接続される。フリップフロッ
プ回路ＦＦの出力端子Ｑの信号は、信号選択回路ＳＥＩ
ＳＥ２．ＳＥ３の制御端子ＳＥＬにそれぞれ接続され
る。論理積回路ＡＤの出力は、また、フレー欠アドレス
信号発生回路Ｏ３の１ビットシフト入力に接続される。
〇の第二の人力に接続される。論理積回路へ〇の第三の
入力には、同期保護回路ＤＰの出力が接続される。論理
積回路へ〇の出方は、信号選択回路ＳＥ３の入力端子Ａ
に接続される。信号選択回路ＳＥ３の出力端子ｘ、ｙは
、前記論理和回路ＯＲＩ 、ＯＲ２の他方の入力にそれ
ぞれ接続される。また、論理積回路へ〇の出力は、フリ
ッププロップ回路ＦＦのクロック端子Ｃに接続され、出
力端子Ｑと入力端子りとは接続される。フリップフロッ
プ回路ＦＦの出力端子Ｑの信号は、信号選択回路ＳＥＩ
ＳＥ２．ＳＥ３の制御端子ＳＥＬにそれぞれ接続され
る。論理積回路ＡＤの出力は、また、フレー欠アドレス
信号発生回路Ｏ３の１ビットシフト入力に接続される。
このように構成されたフレーム同期回路の動作について
説明する。第２図において、初期状態では、同期保護回
路計から出力されるフレーム同期はずれアラーム信号Ｓ
ｆおよびフリップフロップ回路ＦＦから出力される選択
信号Ｓｉは論理値ｒＨＪとなっている。したがって、信
号選択回路ＳＥＬ 、ＳＥ２、ＳＥ３の制御端子ＳＥＬ
入力は、論理値ｒＨＪとなり、信号選択回路ＳＥＩ、Ｓ
Ｅ２ 、ＳＥ３では、入力端千人に人力された信号は出
力端子Ｘから出力され、入力端子Ｂに入力された信号は
、出力端子Ｙがら出力されるものとする。
説明する。第２図において、初期状態では、同期保護回
路計から出力されるフレーム同期はずれアラーム信号Ｓ
ｆおよびフリップフロップ回路ＦＦから出力される選択
信号Ｓｉは論理値ｒＨＪとなっている。したがって、信
号選択回路ＳＥＬ 、ＳＥ２、ＳＥ３の制御端子ＳＥＬ
入力は、論理値ｒＨＪとなり、信号選択回路ＳＥＩ、Ｓ
Ｅ２ 、ＳＥ３では、入力端千人に人力された信号は出
力端子Ｘから出力され、入力端子Ｂに入力された信号は
、出力端子Ｙがら出力されるものとする。
まずフレームアドレス信号ＱＳでは人力するクロックＣ
Ｋをもとにフレームアドレス信号Ｓｂｌを発生し、信号
選択回路ＳＥＬの入力端子Ａと１ビット遅延回路ＤＬＩ
に入力する。信号選択回路ＳＨＩの入力端子Ｂには、ｌ
ビット遅延回路ＤＬｌにより１ヒント遅延されたｌビッ
ト遅延フレームアドレス信号Ｓｂ２が入力される。信号
選択回路５ＩＥＩの出力端子Ｘかラバアドレス信号Ｓｂ
３としてフレームアドレス信号Ｓｂｌが出力され、また
出力端子Ｙからはアドレス信号Ｓｂ４として、１ピノ１
−遅延フレームアドレス信号Ｓｂ２が出力される。これ
らの出力信号は、それぞれ論理和回路ＯＲＩまたは論理
和回路ＯＲ２を経て、フレーム−政判定回路ＤＴＩまた
はフレーム一致判定回路ＤＴ２に、アドレス信号Ｓｂ７
またはアドレス信号Ｓｂ８として入力される。
Ｋをもとにフレームアドレス信号Ｓｂｌを発生し、信号
選択回路ＳＥＬの入力端子Ａと１ビット遅延回路ＤＬＩ
に入力する。信号選択回路ＳＨＩの入力端子Ｂには、ｌ
ビット遅延回路ＤＬｌにより１ヒント遅延されたｌビッ
ト遅延フレームアドレス信号Ｓｂ２が入力される。信号
選択回路５ＩＥＩの出力端子Ｘかラバアドレス信号Ｓｂ
３としてフレームアドレス信号Ｓｂｌが出力され、また
出力端子Ｙからはアドレス信号Ｓｂ４として、１ピノ１
−遅延フレームアドレス信号Ｓｂ２が出力される。これ
らの出力信号は、それぞれ論理和回路ＯＲＩまたは論理
和回路ＯＲ２を経て、フレーム−政判定回路ＤＴＩまた
はフレーム一致判定回路ＤＴ２に、アドレス信号Ｓｂ７
またはアドレス信号Ｓｂ８として入力される。
フレーム一致判定回路ＤＴ１．ＤＴ２は、それぞれ人力
のデータＳａが入力されており、ここで、アドレス信号
Ｓｂ７．Ｓｂ８にそれぞれ同期したデータがサンプリン
グされ、サンプリングされたデータでフレーム一致判定
がされる。フレーム一致判定回路ＤＴＩではフレームア
ドレス信号Ｓｂｌに同期したデータがサンプリングされ
、サンプリングされたデータでフレーム一致判定がされ
、また、フレーム一致判定回路ＤＴ２では１ビツト遅延
フレ一ムアドレス信号Ｓｂ２に同期したデータがサンプ
リングされ、サンプリングされたデータでフレーム一致
判定がされる。フレーム一致判定回路ＤＴＩ 、ＤＴ２
からは、それぞれ次段の信号選択回路Ｓ［！２の入力端
子Ａ、Ｂにフレーム一致判定結果が出される。フレーム
一致判定信号Ｓｃｌばフレームアドレス信号Ｓｂ２に同
期して判定された信号であり、また、フレーム一致判定
信号Ｓｃ２は、１ビツト遅延フレ一ムアドレス信号Ｓｂ
２に同期して判定された信号である。
のデータＳａが入力されており、ここで、アドレス信号
Ｓｂ７．Ｓｂ８にそれぞれ同期したデータがサンプリン
グされ、サンプリングされたデータでフレーム一致判定
がされる。フレーム一致判定回路ＤＴＩではフレームア
ドレス信号Ｓｂｌに同期したデータがサンプリングされ
、サンプリングされたデータでフレーム一致判定がされ
、また、フレーム一致判定回路ＤＴ２では１ビツト遅延
フレ一ムアドレス信号Ｓｂ２に同期したデータがサンプ
リングされ、サンプリングされたデータでフレーム一致
判定がされる。フレーム一致判定回路ＤＴＩ 、ＤＴ２
からは、それぞれ次段の信号選択回路Ｓ［！２の入力端
子Ａ、Ｂにフレーム一致判定結果が出される。フレーム
一致判定信号Ｓｃｌばフレームアドレス信号Ｓｂ２に同
期して判定された信号であり、また、フレーム一致判定
信号Ｓｃ２は、１ビツト遅延フレ一ムアドレス信号Ｓｂ
２に同期して判定された信号である。
信号選択回路ＳＥ２では、フレームアドレス信号Ｓｂｌ
に同期して判定されたフレーム一致判定信号Ｓｃｌが選
択されフレーム一致判定信号Ｓｃ３が出力され、論理回
路ＤＥに入力される。
に同期して判定されたフレーム一致判定信号Ｓｃｌが選
択されフレーム一致判定信号Ｓｃ３が出力され、論理回
路ＤＥに入力される。
論理回路ＤＨでは、フレーム一致判定信号Ｓｃ３が判定
一致信号のときには、判定一致信号Ｓｄが出力され同期
保護回路ＤＰに入力される。選択信号Ｓｉは反転するこ
となしに前述の動作が次のフレームアドレス信号Ｓｂｌ
が入力されたときに繰返される。
一致信号のときには、判定一致信号Ｓｄが出力され同期
保護回路ＤＰに入力される。選択信号Ｓｉは反転するこ
となしに前述の動作が次のフレームアドレス信号Ｓｂｌ
が入力されたときに繰返される。
フレーム一致判定信号Ｓｃ３が判定不一致信号のときに
は、フレーム一致判定回路ＤＴ２のフレーム一致判定信
号Ｓｃ２が判定一致信号の場合と、判定不一致信号の場
合とがある。フレーム一致′１′す定信号Ｓｃ２が判定
一致信号の場合には、まず、論理回路ＤＥから、判定不
一致信号Ｓｅが出力され、同期保護回路ＤＰに入力され
る。同期保護回路ＤＰから、同期はずれアラーム信号Ｓ
ｆが出力される。判定不一致信号Ｓｅと同期はずれアラ
ーム信号Ｓｆとは論理積回路ＡＤに入力され、また、論
理積回路Ａｌｌには、１ビツト遅延フレ一ムアドレス信
号Ｓｂ２が１ビツト遅延回路口Ｌ２を経て、２ビツト遅
延フレ一ムアドレス信号ｓｈとして入力されている。
は、フレーム一致判定回路ＤＴ２のフレーム一致判定信
号Ｓｃ２が判定一致信号の場合と、判定不一致信号の場
合とがある。フレーム一致′１′す定信号Ｓｃ２が判定
一致信号の場合には、まず、論理回路ＤＥから、判定不
一致信号Ｓｅが出力され、同期保護回路ＤＰに入力され
る。同期保護回路ＤＰから、同期はずれアラーム信号Ｓ
ｆが出力される。判定不一致信号Ｓｅと同期はずれアラ
ーム信号Ｓｆとは論理積回路ＡＤに入力され、また、論
理積回路Ａｌｌには、１ビツト遅延フレ一ムアドレス信
号Ｓｂ２が１ビツト遅延回路口Ｌ２を経て、２ビツト遅
延フレ一ムアドレス信号ｓｈとして入力されている。
この論理積回路ＡＤの出力は、アドレス信号Ｓｇとして
、信号選択回路ＳＥ３の入力端千人とフレームアドレス
信号発生回路Ｏ３とに入力される。
、信号選択回路ＳＥ３の入力端千人とフレームアドレス
信号発生回路Ｏ３とに入力される。
この信号選択回路ＳＥ３ではアドレス信号Ｓｇが２ビッ
ト遅延フレームアドレス信号Ｓｂ５として出力端子Ｘか
ら出力される。この２ビツト遅延フレ一ムアドレス信号
Ｓｂ５は論理和回路ＯＲＩを経て、アドレス信号Ｓｂ７
として、フレーム一致判定回路ＤＴＩに人力され、２ビ
ツト遅延フレ一ムアドレス信号Ｓｂ５に同期したデータ
がサンプリングされ判定される。フレームアドレス信号
発生回路Ｏ３では、内部カウンタの計数が１ビツト停止
され、フレームアドレス信号Ｓｂｌが１ビツト遅延され
る。
ト遅延フレームアドレス信号Ｓｂ５として出力端子Ｘか
ら出力される。この２ビツト遅延フレ一ムアドレス信号
Ｓｂ５は論理和回路ＯＲＩを経て、アドレス信号Ｓｂ７
として、フレーム一致判定回路ＤＴＩに人力され、２ビ
ツト遅延フレ一ムアドレス信号Ｓｂ５に同期したデータ
がサンプリングされ判定される。フレームアドレス信号
発生回路Ｏ３では、内部カウンタの計数が１ビツト停止
され、フレームアドレス信号Ｓｂｌが１ビツト遅延され
る。
また同時に、アドレス信号Ｓｇは、フリップフロップ回
路ｐｐｉクロック端子Ｃに入力され、選択信号Ｓ＋が反
転される。選択信号Ｓｉが反転されると、信号選択回路
、ＳＥＬ 、５ＩＥ２ 、ＳＥ３では、制御端子ＳＥＬ
の論理値は「Ｌ」となり、入力端子Ａに入力された信号
は出力端子Ｙから出力され、入力端子Ｂに入力された信
号は出力端子Ｘから出力される。
路ｐｐｉクロック端子Ｃに入力され、選択信号Ｓ＋が反
転される。選択信号Ｓｉが反転されると、信号選択回路
、ＳＥＬ 、５ＩＥ２ 、ＳＥ３では、制御端子ＳＥＬ
の論理値は「Ｌ」となり、入力端子Ａに入力された信号
は出力端子Ｙから出力され、入力端子Ｂに入力された信
号は出力端子Ｘから出力される。
したがって、信号選択回路ＳＥ２はフレーム一致判定信
号Ｓｃ３として、フレーム一致判定回路ＤＴ２の出力デ
ータであるフレーム一致判定信号Ｓｃ２が出力端子Ｘか
ら出力され、論理回路ＤＥに入力される。
号Ｓｃ３として、フレーム一致判定回路ＤＴ２の出力デ
ータであるフレーム一致判定信号Ｓｃ２が出力端子Ｘか
ら出力され、論理回路ＤＥに入力される。
この場合には、フレーム一致判定信号Ｓｃ２が判定一致
信号であるため、直ちに論理回路ＤＥから判定一致信号
Ｓｄが出力されて高速な同期引込みがなされる。
信号であるため、直ちに論理回路ＤＥから判定一致信号
Ｓｄが出力されて高速な同期引込みがなされる。
次のフレームアドレス信号ｓｂｔが人力されるとときか
ら、信号選択回路ＳＥＩでは、アドレス信号Ｓｂ４とし
てフレームアドレス信号Ｓｂｌが出力端子Ｙから出力さ
れ、アドレス信号Ｓｂ３として、１ビツト遅延フレ一ム
アドレス信号Ｓｂ２が出力端子Ｘから出力される。
ら、信号選択回路ＳＥＩでは、アドレス信号Ｓｂ４とし
てフレームアドレス信号Ｓｂｌが出力端子Ｙから出力さ
れ、アドレス信号Ｓｂ３として、１ビツト遅延フレ一ム
アドレス信号Ｓｂ２が出力端子Ｘから出力される。
これらの出力信号は、それぞれ論理和回路ＯＲ２または
論理和回路ＯＲＩを経て、フレーム一致判定回路ＤＴ２
またはフレーム一致判定回路ＤＴＩにアドレス信号Ｓｂ
８またはアドレス信号Ｓｂ７として入力されフレーム一
致判定が引続き行われる。
論理和回路ＯＲＩを経て、フレーム一致判定回路ＤＴ２
またはフレーム一致判定回路ＤＴＩにアドレス信号Ｓｂ
８またはアドレス信号Ｓｂ７として入力されフレーム一
致判定が引続き行われる。
フレーム一致判定信号Ｓｃ２が判定不一致信号の場合に
は、次の判定時に選択信号Ｓｉが反転され信号選択回路
ＳＥ３でば２ビツト遅延フレ一ムアドレス信号ｓｈのア
ドレス信号Ｓｇがニビソト遅延フレームアドレス信号Ｓ
ｂ６として出力され、この出力は、論理和回路ＯＲ２を
経て、アドレス信号Ｓｂ８として、フレーム一致判定回
路ＤＴ２に入力され、この信号に同期したデータがサン
プリングされ、サンプリングされたデータでフレーム一
致判定がされる。
は、次の判定時に選択信号Ｓｉが反転され信号選択回路
ＳＥ３でば２ビツト遅延フレ一ムアドレス信号ｓｈのア
ドレス信号Ｓｇがニビソト遅延フレームアドレス信号Ｓ
ｂ６として出力され、この出力は、論理和回路ＯＲ２を
経て、アドレス信号Ｓｂ８として、フレーム一致判定回
路ＤＴ２に入力され、この信号に同期したデータがサン
プリングされ、サンプリングされたデータでフレーム一
致判定がされる。
以上のように不一致時動作が繰返される。つまり、不一
致時は次のフレームアドレス時で引続き、フレームパタ
ーンの一致が判定されることができる。
致時は次のフレームアドレス時で引続き、フレームパタ
ーンの一致が判定されることができる。
第３図は集中型パルスパターン方式の同期復帰図である
。第４図は分散型パルスパターン方式の同期復帰図であ
る。第３図（ａ＞および第４図（ａ）は本発明一実施例
のフレーム同期検出回路による同期復帰図である。第３
図（ｂ）および第４図（ｂ）は従来例のフレーム同期検
出回路による同期復帰図である。第３図、第４図におい
て■〜■は同期判定ポイントを示し、また、「０」印は
同期判定結果が一致、ｒＸＪ印は同期判定結果が不一致
を示す。第３図および第４図の同期復帰状態を表に示す
。
。第４図は分散型パルスパターン方式の同期復帰図であ
る。第３図（ａ＞および第４図（ａ）は本発明一実施例
のフレーム同期検出回路による同期復帰図である。第３
図（ｂ）および第４図（ｂ）は従来例のフレーム同期検
出回路による同期復帰図である。第３図、第４図におい
て■〜■は同期判定ポイントを示し、また、「０」印は
同期判定結果が一致、ｒＸＪ印は同期判定結果が不一致
を示す。第３図および第４図の同期復帰状態を表に示す
。
したがって、本発明の方式では、２個のフレーム一致判
定回路で１ビット相違するフレームアドレスを同時に判
定することにより、従来例のフレーム同期検出回路より
早くフレーム一致の検出を行って同期復帰をしている。
定回路で１ビット相違するフレームアドレスを同時に判
定することにより、従来例のフレーム同期検出回路より
早くフレーム一致の検出を行って同期復帰をしている。
本発明は、以上の説明のように、フレームパターンの一
致判定が連続して行うことができることにより、著しく
高速な同期引込め（フレームパターン検出）ができる優
れた効果がある。
致判定が連続して行うことができることにより、著しく
高速な同期引込め（フレームパターン検出）ができる優
れた効果がある。
第１図は従来例のフレーム同期検出回路のブロック構成
図。 第２図は本発明一実施例フレーム同期検出回路のブロッ
ク構成図。 第３図は集中型パルスパターン方式の同期復帰図。 第４図は分散型パルスパターン方式の同期復帰図。 ＡＤ・・・論理積回路、ＤＥ・・・論理回路、ＤＬ・・
・１ビツト遅延回路、叶・・・同期保護回路、ＤＴ・・
・フレーム一致判定回路、ＦＦ・・・フリソプフロンプ
回路、０ト・論理和回路、Ｏ３・・・フレームアドレス
信号発生回路、ＳＲ・・・信号選択回路、ＣＫ・・・ク
ロック、Ｓａ・・・入力データ、Ｓｂｌ・・・フレーム
アドレス信号、Ｓｂ２・・・ｌビット遅延フレームアド
レス信号、Ｓｂ３〜Ｓｂ８ 、Ｓｇ・・・アドレス信号
、ＳＣ・・・フレーム一致信号、Ｓｄ・・・判定一致信
号、Ｓｅ・・・判定不一致信号、Ｓｆ・・・同期はずれ
アラーム信号、ｓｈ・・・２ビツト遅延フレ一ムアドレ
ス信号、Ｓｉ・・・選択信号。 篤 １ 図 ＋−＋− 篤 ２ 図
図。 第２図は本発明一実施例フレーム同期検出回路のブロッ
ク構成図。 第３図は集中型パルスパターン方式の同期復帰図。 第４図は分散型パルスパターン方式の同期復帰図。 ＡＤ・・・論理積回路、ＤＥ・・・論理回路、ＤＬ・・
・１ビツト遅延回路、叶・・・同期保護回路、ＤＴ・・
・フレーム一致判定回路、ＦＦ・・・フリソプフロンプ
回路、０ト・論理和回路、Ｏ３・・・フレームアドレス
信号発生回路、ＳＲ・・・信号選択回路、ＣＫ・・・ク
ロック、Ｓａ・・・入力データ、Ｓｂｌ・・・フレーム
アドレス信号、Ｓｂ２・・・ｌビット遅延フレームアド
レス信号、Ｓｂ３〜Ｓｂ８ 、Ｓｇ・・・アドレス信号
、ＳＣ・・・フレーム一致信号、Ｓｄ・・・判定一致信
号、Ｓｅ・・・判定不一致信号、Ｓｆ・・・同期はずれ
アラーム信号、ｓｈ・・・２ビツト遅延フレ一ムアドレ
ス信号、Ｓｉ・・・選択信号。 篤 １ 図 ＋−＋− 篤 ２ 図
Claims (1)
- （１）入力するフレームアドレスに同期して検出すれた
データによりフレーム一致判定を行う第一のフレーム一
致判定手段と、 この第一のフレーム一致判定手段に入力するフレームア
ドレスとは１ビツト相違するフレームアドレスに同期し
て検出されたデータによりフレーム一致判定を行う第二
のフレーム一致判定手段とを備え、前記第一のフレーム
一致判定手段で不一致判定がされた場合には、前記第二
のフレーム一致判定手段により引続きフレーム同期検出
を行うように構成されたフレーム同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173805A JPS6064544A (ja) | 1983-09-19 | 1983-09-19 | フレ−ム同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173805A JPS6064544A (ja) | 1983-09-19 | 1983-09-19 | フレ−ム同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6064544A true JPS6064544A (ja) | 1985-04-13 |
Family
ID=15967485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173805A Pending JPS6064544A (ja) | 1983-09-19 | 1983-09-19 | フレ−ム同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661997A (ja) * | 1992-04-21 | 1994-03-04 | Nec Corp | 移動通信用フレーム同期方式 |
-
1983
- 1983-09-19 JP JP58173805A patent/JPS6064544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661997A (ja) * | 1992-04-21 | 1994-03-04 | Nec Corp | 移動通信用フレーム同期方式 |
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