JPS6062729A - 複数ビツトを含むデジタルワ−ドをアナログ信号に変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデジタル・アナログ変換器（以後ＤＡＣと呼
ぶ）、特にテレビジョン（以後ＴＶと呼ぶ）受像機に有
用な高解像度ＤＡＣに関する。

〔背　景〕

ＤＡＣｌｄ　ｆ　’；タルワードを対応するアナログ信
号に変換するもので、このため広く用いられている。

例えば、ラジオ受像機やＴＶ受像機用の同調装置Ｋｉｄ
、チャンネル選択に応じて発生されるデジタルワードを
同調器のバラクタ−ダイオードのような電圧制御周波数
選択装置に印加するだめの同調電圧に変換するためにＤ
ＡＣを用いることもできる。

同調装置には、パルス幅変調器や２進レ一ト増倍器を含
んで、低域濾波によシアナログ同調電圧を引出す上向き
可変の衝撃係数を持つパルス信号を発生する型のＤＡＣ
が含まれていることが多い。

２進レ一ト増幅器型のＤＡＣｔｒｉデジタルワードに応
じて、各変換サイクル中の数かアナログ信号の大きさに
比例する均一に短い持続時間のパルスから成るパルス信
号を発生し、パルス幅変調器型ＤＡＣは各変換サイクル
中にアナログ同調電圧の大きさに比例する持続時間を持
つ単一パルス信号を発生する。

ＴＶ同調系に必要な解像度は一般に１６０００Ｃ２１４
）分のｌであるから、２進レ一ト増倍器型ＤＡＣからの
パルス信号は上下の遷移を何回も行うが、パルス幅変調
器型ＤＡＣからのパルス信号はこの遷移を２回しか行わ
ない。パルス幅変調器型ＤＡＣからのパルス信号は、比
較的値が大きくてそのＤＡＣの応答を比較的遅くするよ
うなコンデンサを持つ低域濾波器を必要とする。２進レ
一ト増倍器型ＤＡＣの濾波器の条件は軽減されるが、パ
ルス信号の遷移の数が比較的多いため、温度変化に対す
るＤＡＣの動作が悪くなる。

従来法の同調器には、粗同調電圧（すなわちデジタルワ
ードの最上位ビット群）を表わす信号と、微同調電圧（
すなわちデジタルワードの残シの最下位ビット）を表わ
す信号との２つのパルス信号を並列に発生する型のＤＡ
Ｃを用いたものがある。

これによると２進レ一ト増倍器型ＤＡＣを用いるときよ
シパルス遷移数が減少して低速の処理回路の使用が可能
になシ、ＤＡＣの価格も軽減されるが、微細なパルス信
号の貢献度を精確に比例させて粗大なパルス信号に適合
させ、粗大パルスと微細パルスの組合せによって均一単
調なアナログ電圧出力が得られるようにするために、精
密切換回路を要する。ここで均一単調とは、デジタル入
力ワードの１ビツト変化当シの出力変化量が等しい連続
関数であることをいうが、この余分の回路のためにＤＡ
Ｃがさらに複雑高価になる。

ＤＡＣの性能は一般にその解像度（増分数）、絶対精度
（理想的出力電圧に対する実際のアナログ出力電圧の精
度）、動作速度および価格によって評価される。

〔発明の概要〕

ここでＤＡＣは絶対精度のような他の性能が緩和されれ
ば高解像度低価格のものが得られることが考えられる。

特に精度は出力電圧性能が緩漫に非単調になる点まで緩
和することができる。この発明によるＤＡＣは、デジタ
ルワードの最上位ビット群に対応する上向き可変の衝撃
係数を持つ第１の信号と、そのデジタルワードの次の最
上位ビット群に対応する上向き可変の衝撃係数を持つ第
２の信号を発生し、この第１および第２の信号が各振幅
にその第１の信号の１つの増分値よシ第２の信号の最大
平均直流電位の方が大きくなるように差動的に重み付け
されて組合され、低域濾波されてアナログ電圧として取
出される。この型の差動的加重法によシ、加重機能を果
すために用いる各抵抗の値に必要な公差が実質的に緩和
されるため。

ＤＡＣの価格が低下する。第２の信号の全貢献度は第１
の信号の１増分値よシ大きいため、このＤＡＣは非単調
であるが、なおアナログ電圧の全範囲を高解像度で取出
すことができ、抵抗成分のレーザートリミングや高精度
の切換回路を要しないため、さらにＤＡＣの価格が低下
する。この型のＤＡＣの応用の１つが以下説明するＴＶ
同調方式におけるものである。

掃引型ＴＶ同調器用の同調用ランプ電圧発生器のような
ある種の用途では、非単調出力がその各非単調上昇点に
同調電圧の急激な変化があるため好ましくないことがあ
るが、この発明の特徴によシ上記ＤＡＣ用の単調出力を
生ずる装置が提供される。

従って、非単調上昇が生ずる前にＤＡＣの発生するアナ
ログ信号レベルに対応する信号レベルを記憶し、その記
憶されたアナログ信号レベルに再び対応するまでアナロ
グ信号のレベルを引上げるようにデジタルワードの値を
急速に引上げる装置を備え、このようにしてＤＡＣの出
力の非単調部分に対応するデジタルワードの値を速やか
に通過し、低域濾波によってアナログ信号のレベルを実
質的に単調に維持するようになっている。

〔詳細な説明〕

第１図において、レジスタ１０はアナログ値に変換すべ
きデジタルワードの１６ピツトを記憶しておシ、この１
６ビツトデジタルワードの８つの最上位ピッ）（ＭＳＢ
）が（幅広の矢印で示すように）デジタル衝撃係数変換
器１２に印加されて端子１４に出力パルス信号Ｃ０ＡＲ
８Ｅを生成する。このＣ０ＡＲ８Ｅ信号はそのデジタル
ワードの８つのＭＳＨの値を表わす平均直流レベルを有
する。

変換器１２は所定の変換周期内の数が８つのＭＳＨの値
に比例する持続時間が短くて均一な複数の出力パルスを
生ずる２進レ一ト増倍器を用いて構成することもできる
。すなわち、変換器１２ハアール・シー・ニー社（ＲＣ
Ａ　Ｃｏｒｐ、　）の１９７８年度ＣＯ８／ＭＯ８集積
回路データ集（１９７８ＲＣＡ　ＣＯ８／ＭＯ８Ｉｎｔ
ｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｄａｔａ　Ｂｏｏ
ｋ　）第２４６頁第１３図に示された集積回路ＣＤ　４
０８９型のような４ビツト２進レート増倍回路を２個「
加算」型に縦続接続することによ）構成することもでき
る。同様に、レジスタ１０に記憶されたデジタルワード
の残シのビットである８つの最下位ビット（ＬＳＢ　）
は（幅広の矢印で示すように）デジタル衝撃係数変換器
１６に印加されて端子１８に端子１４のパルス信号と同
様であるがその８つのＬＳＢを表わす衝撃係数を有する
パルス信号ＦＩＮＥを発生する。

第１Ａ図の出力パルス信号波形は変換器１２または１６
が２進レ一ト増倍器型で、各変換サイクル当シ２５６の
時間区間を持ち、その２５６の増分において０から１０
０係まで上向きに可変の衝撃係数を持つパルス出力を生
成するとき、その変換器１２または１６によって一般に
与えられる。この図示の出力パルスは１時間区間に等し
い持続時間を持ち振幅が■のパルスを４時間区間ごとに
１つずつ有し、従って最大デジタル値の２５係を表わす
Ｖ／４　ボルトの平均直流レベルを持っている。例えば
、出力信号ｃＯＡＲ８Ｅ、　ＦＩＮＥが図示の通りであ
れば、それは８つのＭＳＢを表わすデジタル値の２５％
と８つのＬＳＢ　ヲ表わすデジタル値の２５係をそれぞ
れ表わす。

一般に従来法のＤＡＣけＦＩＮＥ信号の最大増分貢献度
がＣ０ＡＲ８Ｅ信号の１増分貢献度よシ正確にＦＩＮＥ
信号の１増分だけ少なくなるように両信号を組合せるだ
めの精密切換回路を含んでいて、このようにして均一単
調の出力が得られる。Ｃ０ＡＲ，Ｓ　Ｅ信号の１増分貢
献度が上記よシ大きければ、出力関数は単調ではあるが
均一ではなく、出力レベル群がスキップする（すなわち
引出せない）。

この発明の原理によシ、Ｃ０ＡＲ，ＳＢ倍信号ＦＩＮＥ
信号は非単調な出力を緩漫に生成するように組合される
。従ってこの組合せは安価な標準公差（例えば１０ｑ６
）の抵抗を用い、出力レベルがスキップする不均一単調
な出力を生ずる怖れなく達することができる。

すなわち、低域濾波器２０は端子１４に結合された標準
公差抵抗２２と端子１６に結合された標準公差抵抗２４
を含み、変換器１２．１６からのパルス出力信号を接続
点２６で組合せる。抵抗２２．２４による分圧作用によ
シ、接続点２６においてＦＩＮＥ信号の最大平均直流値
がＣ０ＡＲ８Ｅ信号の１増分の平均直流値より大きくな
るように、両信号が差動的に減衰または加重される。接
続点２６と大地の間に結合されたコンデンサ２８はその
加重されて組合された信号を平滑化してアナログ信号を
取出す。抵抗３２とコンデンサ３４を含む追加の濾波部
３０はそのアナログ信号をさらに平滑化する。

均一単調性を望むならば、抵抗２２．２４によシ２５６
　：　ｌの差動加重を行う必要があるが、これは次式で
表される。

Ｒｆ＝　２５６Ｒ６ ここでＲｆ、′ｆＬｏはそれぞれ抵抗２４．２２の実際
の抵抗値に等しい。均一単調性の確保に要する公差は２
１６（６５５３６）分の１すなわち０．００１５％であ
る・この発明によシ非単調出力を生ずるように。

Ｃ０ＡＲ８Ｅ信号とＦＩＮＥ信号を減衰させるだめの抵
抗２２．２４の抵抗値の関係は、次式で表わすことがで
きる。

Ｒ，ｆ＜　２５６　Ｒ８ 抵抗の公差を考慮すると、この不等式は次のように書く
ことができる。

Ｒｆ（１士公差）＜２５ａＲ，。（１士公差）例えば公
差１０係の抵抗を用いることが決っておれば、最悪の場
合の値の効果は次のようになる。

Ｒ（（１＋Ｏ，ｌ）＜　２５６Ｒｏ（１−０，１）従っ
て、抵抗２４．２２にそれぞれ公称値比２００：１で公
差１０％の抵抗を用いると、非単調出力（すなわち全出
力レベルを引出し得るもの）が充分に保証される。例え
ば、抵抗２２の公称値をＩＫΩ、抵抗２４の公称値を２
００にΩとすることができるが、公称抵抗値比が２００
　：　１から２５６　：　ｌまで増大すると、非単調性
の度合が低下するため、抵抗２２．２４の許容公差を厳
しくする必要がある。逆にその比が２００　：　ｌから
減少すると、非単調性の度合が上昇するため、それに応
じて公差の大きい抵抗を用いることができる。

第２図の波形はこの発明の原理によるＣ０ＡＲ８Ｅ信号
とＦＩＮＥ信号の加重組合せを示す。波形（ａ）はＣ０
ＡＲ８Ｅ信号がないとき接続点２６に生ずるＦ’ＩＮＦ
信号の２５６の増分平均直流値を示す。図示の各垂直増
分はデジタル値の実際の増分約２０個分に当るが、その
デジタル値は水平軸に沿って示されている。ＦＩＮＥ信
号はデジタルワードのＬＳＢ　８個に応じて発生される
から、波形（ａ）には平均直流値の増分２５５を含む反
復階段が示されている。増分２５５の後の最大平均直流
値は、抵抗２２．２４によって２００　：　ｌの加重を
行ったとき、Ｖ／　２００となる。

波形（ｂ）はＦＩＮＥ信号がないとき接続点２６に生ず
るＣ０ＡＲ，ＳＥ倍信号数個の増分を示す。Ｃ０ＡＲ８
Ｅ信号はデジタルワードのＭＳＢ８個に応じて発生され
るから、　Ｃ０ＡＲ８Ｅ信号の１増分に対応するデジタ
ル値はＦＩＮＥ信号の２５６増分に等しい。これは波形
（ａ）の振幅増分２５５個の後に波形（ｂ）の振幅増分
が１つ生じていることから明らかである。

Ｃｏ、’ＩｓＥ信号の各増分の平均直流値はＶ／２５６
であるが、前述のように、　ＦＩＮＥ信号の最大平均直
流値がＶ／２００　であるため、波形（ａ）、（ｂ）を
組合せると、波形（ｃ）のようにＦＩＮＥ信号の増分２
５５の後の最大平均直流値が、均−単調型ＤＡＣの場合
のように、Ｃ０ＡＲ８Ｅ信号の１増分よυＦＩＮＦ信号
の１増分だけ小さくならず、ＣＯＡ几ＳＥ信号の１増分
の平均直流値よシ一定量大きくなることが明らかである
。図示実施例ではこの量がｌ／２００−１／２５６すな
わち約２２％に相当する。従って組合された信号は単調
ではなく、波形（Ｃ）に示すようにデジタル値の増分２
５６個ごとに非単調部を含んでいる。

波形（ｃ）に示す組合せ信号の最初の５１２個の増分は
拡大して示されているが、残シの第５１２番目から第６
５５３５番目までの増分は簡単のため圧縮して示されて
いる。１６ピツトデジタルワードの最大デジタル値は２
１６すなわち６５５３５　で、得られる最大平均直流値
すなわちＶに相当する。

従ってアナログ信号を精確に引出すだめの解像素子は６
５５３６個あるが、変換の非単調性のため、各非単調増
分後組合せ信号にその前の増分値を反復させるデジタル
値群が生ずる。例えば、期間ｔ工ではレジスタ１０から
のデジタルワードの値が０から２５５まで増大し、その
２５５増分後の組合せ信号の平均直流値が約Ｖ／２００
であるが、期間ｔ２の始めには組合せ信号の平均直流値
が降下して、それが再びＶ／　２００の平均直流値に達
するまでにデジタルワードの正の増分約５６個を要する
。

０とＶの間の各アナログ出力は引出すことができ、また
上述の例で説明したように、約５６７２５６すなわち２
２俤に対応する非単調性による重なり分だけ２１６（６
５５３５）分の１より少ない程度の高い解像度を有する
。このため綜合解像度は５１１７６分の１になり、これ
はＴＶ同調系に通常必要な１４ビット解像度の１６３８
４分の１よシなお相当に高い。

第８図において、出力８１８，８２２を有するデジタル
衝撃係数変換器８１６，８２０は第１図のデジタル衝撃
係数変換器１２．１６と同様に働らく。第１図の抵抗２
２．２４かコンデンサ２８に結合されているのと同様に
、抵抗８２６，８２８がコンデンサ８３１と和算点８３
０に結合されている。第８図のその他の装置は非単調増
分後デジタルワードの値を迅速に変えて、濾波されたア
ナログ出力信号中の非単調性を実質的に消去するように
なっている。１６ビツト計数器８１０は０と２（６５５
３６）の間で可変の値を持つデジタルワードを供給する
。単極双投スイッチ８１２は通常クロック信号源８１４
から比較的遅い（例えば１ＫＨｚ）クロック信号を計数
器８１０のクロック人力Ｃに印加して、デジタルワード
の値を周期的かつ一様に変化させる。計数器８１０はア
ップ・ダウン信号Ｕ／Ｄの高論理レベルに応じてそのデ
ジタルワードの値を正の向きに変え（減算計数し〕、ま
た付勢信号Ｅに応じて印加されるタロツク信号の計数を
始める。

検知器８３２はデジタルワードの８つのＬＳＢに応じて
、ＤＡＣ出力が非単調増分を示す直前に出力信号を発生
する。この検知器８３２は例えば８つのＬＳＢがすべて
１であること（この状態は計数器８１０が負の向きに変
りつ＼あるときの非単調増分の直前にある）を感知して
出力を発生する８ビツト排他的ノアゲートで構成し得る
。検知器８３２の出力信号はセット・リセットｅ７リツ
プフロツブ８３４のセット人力Ｓに印加される。フリッ
プフロップ８３４はそのセット入力の信号に応じてその
Ｑ出力に高論理レベルを生じ、この高論理レベルがサン
プル・アンド・ホールド回路８３已に供給されて、それ
に各非単調増分の直前に得られたＤＡＣのアナログ出力
信号レベルのサンプリング保持をさせる。この保持され
た信号レベルＶＨは比較器８３８の一方の入力に印加さ
れる。また、フリップフロップ８３４のＱ出力信号はス
イッチ８１２に印加されてそれにクロック信号源８４０
からの比較的速い（例えば１０ＫＨｚ）クロック信号を
計数器８１０のクロック人力Ｃに印加させると共に、計
数器８１０からタロツク信号源８１４の比較的遅い（Ｉ
ＫＨ２）クロック信号を遮断させる。これに応じて計数
器８１０のデジタル値は非単調増分から迅速に引上げら
れるが、この引上げられたデジタル値はその非単調増分
の前の予め与えられた出力信号レベルを反復するＤＡＣ
の出力信号レベルに対応する。

比較器８３８のリセット人力はＤＡＣの出力信号Ｖ。ｕ
ｔに応じて、ＤＡＣ出力レベルが非単調増分の直前の出
力に達したとき信号を発生してフリップ７０ツブ８３４
をリセットする。フリップフロップ８３４が比較器８３
８の出力でリセットされると、スイッチ８１２がクロッ
ク信号源８４００代シにタロツク信号源８１４を再び計
数器８１０に結合し、その計数器がその比較的遅い増分
動作を再開するようにする。

再び第２図の波形（ｃ）につ−て、計数器８１０がクロ
ック信号源８１４からのクロック信号に応じてすべてＯ
の状態から計数を増すときの状態に対し、この発明の詳
細な説明する。計数器８１０は期間ｔ工きのＤＡＣの出
力信号の平均直流値がサンプル・アンド・ホールド回路
８３６によって保持されて比較器８３８の一方の人力に
印加される。保持された信号レベルは波形（ｃ）ではＶ
ｎで表されている。すると、フリップフロップ８３４、
スイッチ８１２、クロック信号源８４０によシ計数器８
１０が、比較器８３８がＤＡＣの出力信号レベルが再び
■に達したのを示すまで、１０倍速く計数を進める。こ
の急速計数のため、期間ｔ２は期間ｔ２で示すように１
０分の１に短縮される。この期間ｔ２１の終シに計数器
８１０は比較的遅い計数に戻る。検知器８３２は計数２
５５に対する全部１を検知した直後に計数２５６に対す
る全部ることがないため、これはサンプル・アンド囃ホ
ールド回路８３６またはスイッチ８１２に影響しない。

このようにして比較的短時間ｔ２の間に波形（ｃ）の約
５６の増分が生じ、ＤＡＣの濾波供出力信号から非単逐
次均一な増大を示す破線によって示されている。

第８図０ＤＡＣＩ′ｉＴＶ受像機に用いてＴＶ同調器８
４２０局部発振器部分に掃引型同調電圧を供給し、各チ
ャンネルを順次同調することができる。この場合けＶ。

ｕｔをさらに平滑化してその掃引型同調電圧として用−
るに適するＶ。ｕｔを発生するため、低域濾波器８２４
の時定数に比較して時定数が比較的長い他の低域濾波器
８４６を設けるのが望ましい。

チャンネル選択器８４４ハアツプとダウンの押しボタン
を持つ通常の視聴者操作式押しボタン装置を含むもので
よく、視聴者が操作すると付勢信号Ｅと高低の各論理レ
ベルの信号Ｕ／Ｄを生ずる。ＤＡＣの出力の逐次上昇（
または下降）するアナログ信号に応じて、ＴＶ同調器８
４２によ）逐次増大Ｃまたは減少）順に同調され、視聴
者が所要のチャンネルの受像を認めたとき、チャンネル
選択器８４４の押しボタンを放すと、付勢信号Ｅが計数
器８１０に印加されなくなって計数器８１０は計数を中
止する。

ＤＡＣの出力信号の非単調部がこの発明の装置によるよ
うに実質的に消去されなければ、１つのチャフ　ネルカ
２回（例えば２５５のデジタル値で１回と約３１５のデ
ジタル値でもう１回）同調される可能性があシ、これは
視聴者が同調されているチャンネルを混同する原因にな
る。

第７図のＴＶ受像機では、第８図の掃引型ＴＶ同調器と
は違って、マイクロコンピュータ７００がその内部で１
６ピツトのデジタルワードを発生して出カフ１０．７１
２にそれぞれデジタルワードの８つのＭＳＢと８つのＬ
ＳＢを表わすパルス出力信号Ｃ０ＡＲ８ＥとＦＩＮＥを
生成する。この端子７１０．７１２のパルス出力信号は
それぞれ低域濾波器ワ１４の標準公差抵抗７１６．７１
８によシ差動的に加重して組合され。

第１図について説明したと同様にコンデンサ７１９の両
端間にアナログ信号を発生する。このアナログ信号はさ
らに抵抗７２２，７２４を含む他の低域濾波器ワ２０に
よって平滑化され、同調器７２６の局部発振器部に同調
電圧として印加される。

必要な最大同調電圧を超える基準電圧を発生するために
、抵抗７２８を介して３０Ｖツエナーダイオード７３０
の陰極に動作電圧源Ｖが結合されている。

抵抗７３２はツェナーダイオード７３０の陰極から３０
Ｖをマイクロコンピュータ’７００の出力段に端子７１
０を介して印加し、これによって端子７１０に第２図０
ＣＯＡＲ８Ｅ信号と同様であるがパルス振幅が３０Ｖの
Ｃ０ＡＲ，８Ｆ信号を発生する。５ｖのツェナーダイオ
ード７３４はダイオード７３０から抵抗ワ３６を介しテ
電圧を受け、マイクロコンピュータ’７００に対して５
ｖの動作電位を供給する。マイクロコンピュータ７００
内の各半導体素子の電圧取扱条件を緩和するため、端子
７１２に対する出力段に５ｖの動作電位が用いられ、Ｆ
ＩＮＥ信号のパルス振幅は５ｖテアル。マイクロコンピ
ュータワＯＯが信号Ｃ０ＡＩ（ＳＥとＦＩＮＥを発生す
る方式は第４図につめて詳細に後述する。

ＦＩＮＥ信号のパルスの振幅はＣ０ＡＲ８Ｂ信号の′ゞ
ルスの振幅の６分の１であるから１Ｍ波器７１４の各抵
抗器に要する加重は第１図について説明した比２００　
：　ｌの１／６すなわち３３：１によって達せられる。

従って（１０係公差の抵抗を用いたとき）抵抗７１６の
公称値はＩＫΩ、抵抗７１８の公称値は３３にΩとなる
。

動作時には、受信アンテナ９３８が受信した無線周波数
（１Ｆ）信号を同調器７２已に印加し、ここでその信号
は局部発振器段７３９から発生されたＬＯ倍信号ヘテロ
ダイン処理されて、例えばＮＴＳＣテレビジョン方式で
は４５．７５ＭＨ２の公称周波数を有する画像搬送波を
含む中間周波数（ＩＦ）信号を発生する。このＩＰ倍信
号ＩＰ段７４０で増幅されてＴＶ受像機７４２の残部に
印加され、選択されたチャンネルに対応する画像および
音声部を再生する。

ＴＶ受像機の同調を制御するために、キーボード人力装
置または遠隔制御送信機等のチャンネル選択器ワ４４が
利用者によって操作されて受像を必要とするチャンネル
を表わす信号をマイクロコンピュータ７００に供給する
。マイクロコンピュータ７００はこのチャンネル選択信
号に応じて選ばれたチャンネルに対応するＲＦ倍信号正
しく同調するに要する実際のＬＯ倍信号表わす信号をレ
ジスタ７４６に記憶する。マイクロコンピュータ７００
は同調器の局部発振信号を分周器７４９で分周してマイ
クロコンピュータ７００で取扱い易い周波数にしたもの
に応じて、ＬＯ倍信号実際の周波数を表わす信号を記憶
する。レジスタ７４６と７４８に記憶された信号は比較
器ワ５０で比較され、ＬＯ信号周波数。

従ってアナログ同調電圧が低過ぎか高過ぎかを判定する
。レジスタ７４８の記憶信号値がレジスタ７４６０゜そ
れより大き（小さ）ければ、ＬＯ信号周波数が高（低）
過ぎる。

ＬＯ倍信号正しい周波数に同調するために、マイクロコ
ンピュータ７００の制御部７５２はレジスタ７５４の記
憶する１６ビツトデジタルワードの値を引上げまたは引
下げる命令を発する。レジスタ７５４に記憶されたデジ
タルワードは、パルス信号Ｃ０ＡＲ，Ｓ　ＥとＦＩＮＥ
を形成してそれぞれ端子７１０．７１２に供給するため
に用いられる。記憶されたワードのデジタル値は、実際
のＬＯ信号周波数が正しいチャンネル選択に必要な周波
数に一致したことを比較器７５０が示す（すなわちレジ
スタ７４６゜７４８に記憶された各ビットの比較をめる
）までＣ後述の逐次近似法を用いて）変化される。

人シ、固定信号分周器７５１で適当に分周されたＩＦ信
号の画像搬送波の周波数に応じて、実際のＩＰ信号周波
数を表わす値を記憶し、これを画像搬送波（すなわち４
５．７５ＭＨ２）の公称周波数を表わす記憶値と比較す
る。レジスタワ５４に記憶されたデジタルワードは、探
索モードについて上述したと同様に引上げまたは引下げ
られ、実際のＩＥ’画像搬送波周波数を公称周波数に維
持する同調電圧を発生するようになる。

前述のように、レジスタ７５４に記憶されたデジタルワ
ードの各ビットは逐次近似法で決定される。

制御器７５２けレジスタ７５４に記憶されたデジタルワ
ードのＭＳＢｆ：最初１に設定し、残シのビットを０に
設定する。これは可能な最大デジタル値の５０係のデジ
タル値に対応する。比較器’７５ＱがＬＯ信号周波数す
なわち同調電圧が高過ぎる（すなわち選ばれたチャンネ
ルの同調に必要なものよシ高い）ことを示すと、レジス
タ７５４に記憶されたデジタル値が５０％だけ引下げら
れる。これはＭＳＢを０に変え、次のＭＳＢを１に変え
る（残りのビットは０のまま）ことにより行われる。逆
に同調電圧が低過ぎるときは、ＭＳＢを１としたまま次
のＭＳＢを０から１に変えることによシ、デジタル値ヲ
５０％引下げる。この過程を順次１６回繰返すことによ
シ。

レジスタワ５４に記憶されたデジタル値は選ばれたチャ
ンネルを正しく同調する同調電圧を発生する値になる。

このようにしてマイクロコンピュータ７ｏｏ、低域濾波
器７１４．７２０、同調器７２６および信号分周器７４
９を含む帰還ループ７６０はアナログ同調電圧を正確に
決定する。第２図の波形（ｃ）で示すように、ＤＡＣの
伝達関数は非単調であるが、前述のように通常ＴＶ同調
系で必要とされるより実質的に高い約１７５００００の
解像度でＯなＡしｖポルトの任意のアナログ同調電圧を
発生することができる。

第３図の回路では、この発明の原理によってＤＡＣを構
成する第８図の回路の相当部分がマイクロコンピュータ
３００で置換されている。このマイクロコンピュータ３
００ｒ！′ｉ、アナログ電圧を表わす１６ビツトのデジ
タルワードを記憶するランダムアクセス記憶装置（ＲＡ
Ｍ　）の記憶位置を含むレジスタ３１２と共働して、デ
ジタルワードの８つのＭＳＢと８つのＬＳＢを表わす出
力信号Ｃ０ＡＲ８ＢとＦＩＮＥ’ｔそれぞれレジスタ３
１４と３１６に供給する。低域濾波器３１８はそのパル
ス出力信号を差動的に加重して組合せる抵抗３１４，３
１６を含み、第１図について説明したと同様にしてコン
デンサ３２０にアナログ信号■。ｕｔを発生する。

このＣ０ＡＲ８ＥとＦＩＮＥのノゞルス信号の発生に用
いる演算方式は第３図および第７図の回路にも当テはま
る。（レジスタ３１２．７４６に記憶されたデジタルワ
ードのそれぞれ８つのＭＳＢと８つのＬＳＢを表わす）
パルス信号Ｃ０ＡＲ８ＥとＦＩＮＥを生成するため、マ
イクロコンピュータ３００．７００が２５６の増分を持
つ期間を設定する。この期間の各増分に１回ずつ中央処
理装置（ＣＰＵ　）　３１０　、７５２が累算器の内容
に８つのＭＳＢを加え、この加算によって第９番目のビ
ット（桁上げビット）が生ずると、高い信号レベルを抵
抗３１４，７１６に印加し、桁上げビットを生じなけれ
ば、低い信号レベルをそれに印加する。この演算方式の
フローチャートを第４図に示す。第４図の過程が２５６
回連続して反復された後、抵抗３１４、ワ１６に生ずる
出力信号はその８つのＭＳＨのデジタル値を表わす衝撃
係数（従って平均直流値）を有する。例えば２ビツトで
表わし得る最大デジタル値の２５係に対応する２進数０
１を考える。任意の２ビツト数にこの０１を逐次加算す
ると、時間の２５ｑ６で桁上げビットが生ずる。レジス
タ３１２に記憶されたデジタルワードの８つのＬＳＢに
応じて、８つのＭＳＨの場合と同様にして抵抗３１６，
７１８に衝撃係数信号が発生する。

第８図のサンプル・アンド・ホールド回路の機能を果す
ため、第３図のマイクロコンピュータ３００はコンデン
サ３２０に発生する電圧Ｖ。ｕｔを追跡する電圧ＶＴを
コンデンサ３２４に発生するデジタルワードの値を記憶
するＲＡＭの記憶位置を含む第２の１６ビツトレジスタ
３２２を含んでｂる。追跡電圧ＶｒＴｊｒｉＣＰＵ　３
１０から抵抗３２６．３２８に供給される２つの追加の
パルス信号の差動加重によシ、電圧Ｖ。ｕｔを発生する
上述の方法と同様にして発生される。電圧Ｖ。ｕｌとＶ
Ｔは等値の抵抗３３０，３３２によシそれぞれ電圧比較
器３３４０入力に印加される。比較器３３４はＶ。ｕｔ
がＶＴを追跡したときを精確に検知し得るようにその両
入力間の電圧差がＶ。ｕｌの１増分レベルのＡ未満のと
きＣＰＵｚｌｏに高レベル信号を送る。

低域濾波器３１８の時定数は、ｖｏｕｔがＶＴを追跡し
たかどうかを比較器３３４が速やかに示し得るよう比較
的短いことが好ましい。ＴＶ受像機に同調信号を供給す
るために第３図のＤＡＣを用いるときけ、ｖｏｕｌを更
に平滑化して同調信号として用いるに適するＶ。ｕｌを
生成するため比較的長い時定数を持つ（破線の）抵抗３
４０とコンデンサ３４２を含む低域濾波器３３８を追加
することが望ましい。

次に第３図の動作を第５図のマイクロコンピュータ３０
０の制御プログラムのフローチャートについて説明する
。

例えば第８図のチャンネル選択器８４４と同様の利用者
用制御器３３６からＤＡＣの動作を制御するだめの指令
かマイクロコンピュータ３００に印加される。例として
利用者用制御器３３６がマイクロコンピュータ３００に
上昇するアナログ信号出力の発生を命じたとする。ＣＰ
Ｕ　３１０はこの指令を受けるとし’；　スタ３１２　
、Ａ２２にまず最小のデジタル値ヲ設定した後、第５図
のプログラムの段階５００〜５５０に従ってそのデジタ
ル値を逐次引上げて、レジスタ３１２に記憶されたデジ
タル値から単調に上昇するアナ口・グミ圧Ｖを、レジス
タ３２２に記憶されたデジタル値から電圧Ｖ。ｕｔの振
幅レベルを追跡する電圧所を発生する。抵抗３１４，３
１６および抵抗３２６゜３２８の各抵抗値間の実際の差
に由来し得るＶ。ｕｌとＶＴの振幅増分の僅かの差によ
シ、ＣＰＵ３１０が制御プログラムの段階５５０で比較
器３３４の出力を感知してＶＴがＶ。ｕｏを追跡したこ
とを保証することがある。

ＣＰＵ　３１ｏはＶ。ｕｔが非単調な上昇をしようとし
ていること、すなわちレジスタ３１２に記憶されたデジ
タルワードの８つのＬＳＢが全部Ｏであることを感知す
ると、プログラムの段階５４０から段階５６０．５７０
．５８０を含むループに進み、レジスタ３２２に記憶さ
れたワードの値を引上げず、その代シにＶｏＬ、ｔが今
ＶＴを追跡したことを示す信号を比較器３３４から受け
るまでレジスタ３１２に記憶されたワードの値を速やか
に引上げる。然る後ＣＰＵ　３１０は再び非単調上昇の
切迫を感知するまでレジスタ３１２．３２２の逐次引上
げを続け、それを感知すると上述の過程を繰返す。利用
者用制御器３３６がマイクロコンピュータ３００に下降
するアナログ信号の発生を命じたときは、レジスタ３１
２，３２２に記憶されたデジタルワードの値がまず最大
値に設定された後、順次引下げられる。この動作はＣＰ
Ｕ　３１０がそのデジタルワードの８つのＬＳＢが全部
０のとき非単調上昇が生じようとしていることを検知す
ることを除−て上述の場合と実質的に同様である。

従って第３図の実施例の動作は第８図の実施例と同様で
、何れの実施例においても非単調上昇の発生を検知して
非単調上昇の直前にＤＡＣの出力し上昇の発生後ＤＡＣ
の出力信号を変えてこれを非単＾ 調上昇の直前の値に等しくする手段を含んでいる。

これらの機能を果し得る他の実施例もあることは当業者
に自明である。例えば第３図の各非単調変化の発生を検
知するため、追加の電圧比較器の入力にＶ。ｕｌとＶＴ
　ｆ印加して、両者間の振幅差が期待値以上変化すれば
制御器３１０に出力信号を印加するようにすることもで
きる。また第３図ではＶＴがＶ。ｕｏと同様にして発生
され、またデジタルワードのビット数も同じであったが
、他の方法で追跡電圧を発生することもできる。さらに
非単調上昇感知後のデジタルワードの値の迅速な変更を
この発明に適合する他の方法で行うこともできる。例え
ばこの装置を始動するとき、アナログ信号レベルをそれ
ぞれの非単調上昇直前のレベルに復帰させる値に対応す
るデジタル値をＲＡＭの記憶位置（例工ばマイクロコン
ピュータ３００）に記憶する較正掃引を始めてもよい。

動作中これらのデジタル値はそれぞれ各非単調上昇の検
知後（第３図の）レジスタ３１２に入力され、アナログ
信号レベルを非単調上昇の発生直前に得られたレベルに
復帰させるに要する時間を短縮する。

第１図のＤＡＣはレジスタ１０に記憶されたデジタルワ
ードをビット数の等しい２群に分けて処理する、が、他
の群分けも可能である。例えば、第６図に示すようにＣ
０ＡＲ８Ｅ、　ＭεＤＩＵＭ、　ＦＩＮＥのパルス信号
を発生することもできる。レジスタ６１０ハ１８ビツト
のデジタルワードを記憶し、デジタル衝撃係数変換器６
１２．６１４．６１６がそのデジタルワードのＭＳＢか
ら始まる６ビツトずつの群に応じて前述の（すなわち第
１図、第３図、第７図または第８図の）パルス信号Ｃ０
ＩＳ　ＥおよびＦＩＮＥの発生と同様にその出力にＣ０
ＡＲ，ＳＥｌＭＥＤＩＵＭ、　Ｆ’Ｉ隅の各パルス信号
を発生する。各変換器６１２．６１４．６１６の出力に
は標章公差の抵抗６１８，６２０，６２２か結合され、
この発明の原理に従ってパルス信号を組合せ、低い順番
のビット群を表わす各パルス信号の最大平均直流値が次
のＭＳＢ群を表わすパルス信号の１つの増分値よシ大き
くなるようにする。

さらに、デジタルワードのビットを同数のビットに分割
する必要はないが、パルス変換器に必要々動作周波数が
最低になるためそうするのが望ましい。またこの発明の
ＤＡＣｉ−ｉ　Ｔ　Ｖ同調系の帰還ループ中に用いたが
、その他多くの用途がある。例えば第１図の変換器は第
３図の実施例のマイクロコンピュータ３００の代シに用
いることもできる。

これらの変形はすべて特許請求の範囲記載のこの発明の
技術的範囲に属する。

【図面の簡単な説明】

第１図はこの発明の原理によって構成されたＤＡＣの部
分ブロック回路図、第１Ａ図および第２図は第１図のＤ
ＡＣの動作の説明に用いられる波形図、第３図は第１図
の個別論理回路の代りにマイクロコンピュータを用いて
この発明の原理によシ構成されたＤＡＣの他の実施例の
部分ブロック回路図、第４図および第５図は第３図のＤ
ＡＣ用のマイクロコンピュータ制御プログラムの一部を
示すフローチャート、第６図はこの発明によって構成さ
れたＤＡＣの他の実施例の部分ブロック回路図、第７図
および第８図は第１図のＤＡＣを含むＴＶ受像機用同調
装置の部分ブロック回路図である。 １２・・・第１の群の変換手段、１６・・・第２の群の
変換手段、２０・・・組合せ手段。 手続補正書（自発） 昭和５９年１０月１：１日 １、事件の表示 特願昭５９−１５８５４’７号 ２、発明の名称 複数ビットを含むデジタルワードをアナログ信号に変換
する装置 ３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国　ニューヨーク州　１００２０
ニユーヨーク　ロックフェラー　フラサ３０名　称　（
７５７）　アールシーニー　コーポレーション４、代理
人 住　所　郵便番号　６５１ ５　補正の対象 明細書の「特許請求の範囲」および「発明の詳細な説明
」の各欄。 ６　補正の内容 ５（１）特許請求の範囲を別紙の通り訂正する。 （２）明細書の記載を下記正誤表の通り訂正する。 記 添付書類 特許請求の範囲 以　上 特許請求の範囲 （１）　デジタルワードの最上位ビットの第１の群をに
変換する手段と、上記デジタルワードの次の最を持つ第
２のパルス信号に変換する手段と、上記第１および第２
のパルス信号を組合せてその出力信号を生成する手段と
を含む複数ビットを含むデジタルワードをアナログ信号
に変換する装置。

Claims (1)

【特許請求の範囲】
1. （１）デジタルワードの最上位ビットの第１の群を上向
   きに可変の衝撃係数を持つ第１のパルス信号に変換する
   手段と、上記デジタルワードの次の最上位ビットの第２
   の群を上向きに可変の衝撃係数を持つ第２のパルス信号
   に変換する手段と、上記第１および第２のパルスを組合
   せてその出力に上記デジタルワードの値の連続する上昇
   に応じて周期的に非単調な上昇を示すアナログ信号を生
   成する手段とを含む複数ピットを含むデジタルワードを
   アナログ信号に変換する装置。