JPS606133B2 - プツシユプル増幅回路 - Google Patents
プツシユプル増幅回路Info
- Publication number
- JPS606133B2 JPS606133B2 JP10754177A JP10754177A JPS606133B2 JP S606133 B2 JPS606133 B2 JP S606133B2 JP 10754177 A JP10754177 A JP 10754177A JP 10754177 A JP10754177 A JP 10754177A JP S606133 B2 JPS606133 B2 JP S606133B2
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- JP
- Japan
- Prior art keywords
- transistor
- output
- base
- current
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はプッシュプル増幅回路に関し特にコンブリメン
タリプッシュプル増幅回路に関する。
タリプッシュプル増幅回路に関する。
オーディオ機器における出力増幅回路であるパワーアン
プは各種のタイプのものが用いられているが、その基本
となるものはＡ級及びＢ級のプッシュプル増幅回路であ
り、特にプッシュプルの出力毅トランジスタとして一対
のＮＰＮ型及びＰＮＰ型トランジスタを用いたいわゆる
コンブリメンタリプツシュプル増幅回路が多用されてい
る。Ａ級のコンブリメンタリプツシュブル増幅回路では
、一対の出力トランジスタは常に能動領域にて動作し遮
断領域へ移行することがないので、後述するＢ級増幅回
路にみられるようなスイッチング歪が発生しない利点が
あるが、他方バイアス電流を多く流す必要があり、熱損
失が大きくなる欠点がある。一方、Ｂ級のコンブリメン
タリプツシュプル増幅回路では、上記Ａ級増幅回路に比
してバイアス電流は少なく、よって熱損失は小となる利
点はあるが、一対の出力トランジスタを交互に能動及び
遮断状態に切換えて動作させるために、スイッチング歪
が発生する欠点がある。
プは各種のタイプのものが用いられているが、その基本
となるものはＡ級及びＢ級のプッシュプル増幅回路であ
り、特にプッシュプルの出力毅トランジスタとして一対
のＮＰＮ型及びＰＮＰ型トランジスタを用いたいわゆる
コンブリメンタリプツシュプル増幅回路が多用されてい
る。Ａ級のコンブリメンタリプツシュブル増幅回路では
、一対の出力トランジスタは常に能動領域にて動作し遮
断領域へ移行することがないので、後述するＢ級増幅回
路にみられるようなスイッチング歪が発生しない利点が
あるが、他方バイアス電流を多く流す必要があり、熱損
失が大きくなる欠点がある。一方、Ｂ級のコンブリメン
タリプツシュプル増幅回路では、上記Ａ級増幅回路に比
してバイアス電流は少なく、よって熱損失は小となる利
点はあるが、一対の出力トランジスタを交互に能動及び
遮断状態に切換えて動作させるために、スイッチング歪
が発生する欠点がある。
本発明の目的は、Ａ級及びＢ級プッシュプル増幅回路に
おける上記欠点を共に除いたプッシュプル増幅回路を提
供することであり、従って熱損失が少なくスイッチング
歪のないプッシュプル増幅回路を提供することである。
おける上記欠点を共に除いたプッシュプル増幅回路を提
供することであり、従って熱損失が少なくスイッチング
歪のないプッシュプル増幅回路を提供することである。
以下、本発明を図面を用いて詳細に説明する。第１図は
本発明の一実施例を示す回路図であり図において、コン
ブリメンタリ出力トランジスタであるＮＰＮトランジス
タＱ，及びＰＮＰトランジスタＱ２の両ェミッ外まそれ
ぞれェミツタ抵抗Ｒ，及びＲ２を介して出力点０‘こて
共通接続される。この両トランジスタＱ，及びＱ２の両
ベース間には両トランジスタにベースバイアスを与える
ためのバイアス回路が接続されており、このバイアス回
路は、基準電圧源Ｅとバイアス用抵抗Ｒ３の直列接続構
成であり〜 このバイアス回路には定電流側１，により
バイアス電流が供給されている。そして入力トランジス
タＱ９のベースに増幅されるべき入力信号が印加される
ことによりプッシュプル増幅されて、出力点と接地間に
接続された負荷ＲＬを駆動するものである。上述の回路
構成は従来の周知のコンブリメンタリプッシュプル増幅
回路であるが、本発明においては、更に以下の回路構成
が追加される。
本発明の一実施例を示す回路図であり図において、コン
ブリメンタリ出力トランジスタであるＮＰＮトランジス
タＱ，及びＰＮＰトランジスタＱ２の両ェミッ外まそれ
ぞれェミツタ抵抗Ｒ，及びＲ２を介して出力点０‘こて
共通接続される。この両トランジスタＱ，及びＱ２の両
ベース間には両トランジスタにベースバイアスを与える
ためのバイアス回路が接続されており、このバイアス回
路は、基準電圧源Ｅとバイアス用抵抗Ｒ３の直列接続構
成であり〜 このバイアス回路には定電流側１，により
バイアス電流が供給されている。そして入力トランジス
タＱ９のベースに増幅されるべき入力信号が印加される
ことによりプッシュプル増幅されて、出力点と接地間に
接続された負荷ＲＬを駆動するものである。上述の回路
構成は従来の周知のコンブリメンタリプッシュプル増幅
回路であるが、本発明においては、更に以下の回路構成
が追加される。
すなわち回路出力点０とＮＰＮトランジスタＱ，のェミ
ツタとの間の電圧Ｖ８，を所定電圧と比較する比較回路
があり、当該比較回路は、ェミッタが共通に接続された
一対のトランジスタＱ，Ｑ４と電流源１２とを含む差動
回路であり、トランジスタＱ４のベースはトランジスタ
Ｑ．のェミツタに接続され、他方のトランジスタＱ３の
ベースは一端が出力点川こ接続された抵抗Ｒ４の他端に
接続されている。そしてこの抵抗Ｋ４に定電流源１３及
び１５により定電流を供給することによりトランジスタ
Ｑのベースに供給する一定電圧ＶＲ，（出力点０に対し
て）を発生せしめている。同様に、回路出力点０とＰＮ
ＰトランジスタＱ２のェミッタとの間の電圧Ｖ８２を所
定電圧と比較する別の比較回路が設けられ、この比較回
路は先の比較回路と同様に一対のトランジスタＱ，Ｑ６
と電流源Ｌとを含む差鰯回路であり、トランジスタＱの
ベースはトランジスタＱ２のェミッタに接続され、他方
のトランジスタＱ５のベースは一端が出力点０に接続さ
れた抵抗戊５の池端に接続されている。
ツタとの間の電圧Ｖ８，を所定電圧と比較する比較回路
があり、当該比較回路は、ェミッタが共通に接続された
一対のトランジスタＱ，Ｑ４と電流源１２とを含む差動
回路であり、トランジスタＱ４のベースはトランジスタ
Ｑ．のェミツタに接続され、他方のトランジスタＱ３の
ベースは一端が出力点川こ接続された抵抗Ｒ４の他端に
接続されている。そしてこの抵抗Ｋ４に定電流源１３及
び１５により定電流を供給することによりトランジスタ
Ｑのベースに供給する一定電圧ＶＲ，（出力点０に対し
て）を発生せしめている。同様に、回路出力点０とＰＮ
ＰトランジスタＱ２のェミッタとの間の電圧Ｖ８２を所
定電圧と比較する別の比較回路が設けられ、この比較回
路は先の比較回路と同様に一対のトランジスタＱ，Ｑ６
と電流源Ｌとを含む差鰯回路であり、トランジスタＱの
ベースはトランジスタＱ２のェミッタに接続され、他方
のトランジスタＱ５のベースは一端が出力点０に接続さ
れた抵抗戊５の池端に接続されている。
そしてこの抵抗Ｒ５に定電流源ら及び１５により定電流
を供給することによりトランジスタＱのベースに供給す
る一定電圧ＶＲ２（出力点川こ対して）を発生せしめて
いる。更にこれら比較回路の出力にそれぞれ応答して一
対のトランジスタＱ，及びＱ２の各ベース電流を制御す
るためのベース制御回路が設けられてい・る。
を供給することによりトランジスタＱのベースに供給す
る一定電圧ＶＲ２（出力点川こ対して）を発生せしめて
いる。更にこれら比較回路の出力にそれぞれ応答して一
対のトランジスタＱ，及びＱ２の各ベース電流を制御す
るためのベース制御回路が設けられてい・る。
トランジスタＱ，のベース電流制御回路は、トランジス
タＱのコレクタとその非線形負荷であるダイオードＤ，
との共通接続点にベースが接続された制御用トランジス
タＱ７より成っている。トランジスタＱ７のコレクタは
トランジスタＱ，のベースに接続される。従つ、差動回
路のトランジスタＱ３のコレクタ出力電流に応じてトラ
ンジスタＱ７の導適状態が制御され、それに応じてトラ
ンジスタＱ７のコレク夕電流が変化し、よってトランジ
スタＱ，のベース駆動電流も変化することになる。他方
、トランジスタＱ２のベース電流制御回路はトランジス
タＱ５のコレクタとその非線形負荷であるダイオード０
２との共通接続点にベースが接続された制御用トランジ
スタＱ８より成っている。
タＱのコレクタとその非線形負荷であるダイオードＤ，
との共通接続点にベースが接続された制御用トランジス
タＱ７より成っている。トランジスタＱ７のコレクタは
トランジスタＱ，のベースに接続される。従つ、差動回
路のトランジスタＱ３のコレクタ出力電流に応じてトラ
ンジスタＱ７の導適状態が制御され、それに応じてトラ
ンジスタＱ７のコレク夕電流が変化し、よってトランジ
スタＱ，のベース駆動電流も変化することになる。他方
、トランジスタＱ２のベース電流制御回路はトランジス
タＱ５のコレクタとその非線形負荷であるダイオード０
２との共通接続点にベースが接続された制御用トランジ
スタＱ８より成っている。
トランジスタＱ８のコレクタはトランジスタＱ２のベー
スに接続される。従って、差動回路のトランジスタＱの
コレクタ出力電流に応じてトランジスタＱ８の導適状態
が制御され、それに応じてトランジスタＱのコレクタ電
流が変化し、よってトランジスタＱ２のベース駆動電流
も変化することになる。第２図及び第３図を参考にして
第１図の動作を説明する。第２図は差動回路の入力差電
圧△Ｖ対出力電流の関係を示す図であり、無入力信号時
においては差動回路のトランジスタＱ４およびＱ６は共
に導適状態勢こあり「同図のＡ点にその動作点がある如
く設定し、トランジスタＱ及びＱ５は共に非導適状態に
あり、同図のＢ点にその動作点があるよう設定する。従
ってこの状態ではトランジスタＱ７及びＱ８は非導通で
あり従来のＢ級プッシュプル増幅回路と同様な状態とな
っている。次に入力信号条件により出力点Ｑが正側に遷
移した時出力回路のトランジスタＱ，のェミツタと出力
点間の電圧ＶＥ，は増加するが「第２図からも明らかな
如くトランジスタＱ４のコレクタ電流は飽和状態にあり
変化せず、他方のトランジスタＱも遮断状態のま）であ
り、よってトランジスタＱ７も非導通を維持することに
なる。
スに接続される。従って、差動回路のトランジスタＱの
コレクタ出力電流に応じてトランジスタＱ８の導適状態
が制御され、それに応じてトランジスタＱのコレクタ電
流が変化し、よってトランジスタＱ２のベース駆動電流
も変化することになる。第２図及び第３図を参考にして
第１図の動作を説明する。第２図は差動回路の入力差電
圧△Ｖ対出力電流の関係を示す図であり、無入力信号時
においては差動回路のトランジスタＱ４およびＱ６は共
に導適状態勢こあり「同図のＡ点にその動作点がある如
く設定し、トランジスタＱ及びＱ５は共に非導適状態に
あり、同図のＢ点にその動作点があるよう設定する。従
ってこの状態ではトランジスタＱ７及びＱ８は非導通で
あり従来のＢ級プッシュプル増幅回路と同様な状態とな
っている。次に入力信号条件により出力点Ｑが正側に遷
移した時出力回路のトランジスタＱ，のェミツタと出力
点間の電圧ＶＥ，は増加するが「第２図からも明らかな
如くトランジスタＱ４のコレクタ電流は飽和状態にあり
変化せず、他方のトランジスタＱも遮断状態のま）であ
り、よってトランジスタＱ７も非導通を維持することに
なる。
一方Ｖ８２は減少するからトランジスタＱの電流は減少
し、トランジスタＱ５の電流が増加することになる。従
ってトランジスタＱは導適状態となり、トランジスタＱ
に電流が流れる。この電流はトランジスタＱ２のベース
電流となり、この電流により先のＶＥ２の減少が補正さ
れるためにトランジスタＱ２の遮断遷移が阻止される。
一方、入力条件により出力点０が負側に遷移した時には
差動回路のトランジスタＱ５，Ｑ６の状態は変化しない
ため、トランジスタＱも遮断状態のま）である。
し、トランジスタＱ５の電流が増加することになる。従
ってトランジスタＱは導適状態となり、トランジスタＱ
に電流が流れる。この電流はトランジスタＱ２のベース
電流となり、この電流により先のＶＥ２の減少が補正さ
れるためにトランジスタＱ２の遮断遷移が阻止される。
一方、入力条件により出力点０が負側に遷移した時には
差動回路のトランジスタＱ５，Ｑ６の状態は変化しない
ため、トランジスタＱも遮断状態のま）である。
しかしＶ６，は減少するから、トランジスタＱ４が非導
通、トランジスタＱが導通となり、従ってトランジスタ
Ｑ７に電流が流れることになる。この電流により先のＶ
Ｅ，の減少が補正されるためにトランジスタＱ，の遮断
遷移が阻止されることになる。従って第３図に示す如く
ＮＰＮトランジスタＱ，の電流１及びＰＮＰトランジス
タＱ２の電流２は零になることはなく常に能動領域にて
動作させることが可能でかつ、無信号時には、Ａ級増幅
回路のアイドル電流に比して十分小さなバイアス電流を
流すことが可能である。
通、トランジスタＱが導通となり、従ってトランジスタ
Ｑ７に電流が流れることになる。この電流により先のＶ
Ｅ，の減少が補正されるためにトランジスタＱ，の遮断
遷移が阻止されることになる。従って第３図に示す如く
ＮＰＮトランジスタＱ，の電流１及びＰＮＰトランジス
タＱ２の電流２は零になることはなく常に能動領域にて
動作させることが可能でかつ、無信号時には、Ａ級増幅
回路のアイドル電流に比して十分小さなバイアス電流を
流すことが可能である。
尚、図中点線は従来のＢ級プッシュプル増幅回路の電流
波形であり、３，３′は無信号時のアイドル電流波形で
ある。以上詳述した如く、本発明によれば熱損失の少な
い、かつスイッチング歪のない良好なコンブリメンタリ
プツシュプル増幅回路が得られることになる。
波形であり、３，３′は無信号時のアイドル電流波形で
ある。以上詳述した如く、本発明によれば熱損失の少な
い、かつスイッチング歪のない良好なコンブリメンタリ
プツシュプル増幅回路が得られることになる。
第１図は本発明の一実施例を示す回路図、第２図は差動
回路の動作特性図、第３図は出力トランジスタの電流波
形図である。 主要部分の符号の説明、Ｑ，，Ｑ２…・・・出力コンブ
リメンタリトランジスタ、Ｑ３，Ｑ，Ｑ，Ｑ６・”・・
・差敷回路を構成するトランジスタ、Ｑ７，Ｑ８・・・
…ベース電流制御トランジスタ、Ｒ，，Ｒ２・・・・・
・ェミツタ抵抗「Ｒ４，Ｒ５・・・・・・基準電圧発生
用抵抗。 第２図繁ぅ図 繁／図
回路の動作特性図、第３図は出力トランジスタの電流波
形図である。 主要部分の符号の説明、Ｑ，，Ｑ２…・・・出力コンブ
リメンタリトランジスタ、Ｑ３，Ｑ，Ｑ，Ｑ６・”・・
・差敷回路を構成するトランジスタ、Ｑ７，Ｑ８・・・
…ベース電流制御トランジスタ、Ｒ，，Ｒ２・・・・・
・ェミツタ抵抗「Ｒ４，Ｒ５・・・・・・基準電圧発生
用抵抗。 第２図繁ぅ図 繁／図
Claims (1)
- 【特許請求の範囲】 １ エミツタがそれぞれ抵抗を介して出力点にて共通接
続された第１及び第２の出力トランジスタと、前記第１
及び第２の出力トランジスタのベース間に接続されたベ
ースバイアス手段とを含むプツシユプル増幅回路であっ
て、前記第１及び第２の出力トランジスタのエミツタと
前記出力点間の電圧をそれぞれ所定電圧と比較する第１
及び第２の比較手段と、前記第１及び第２の比較手段の
出力にそれぞれ応答して前記第１及び第２の出力トラン
ジスタのベースバイアス電流を制御する第１及び第２の
ベース電流制御手段とを含むことを特徴とするプツシユ
プル増幅回路。 ２ 前記第１の比較手段は前記第１の出力トランジスタ
のエミツタにベースが接続されたトランジスタと前記出
力点に対して一定電圧を発生する手段にベースが接続さ
れたトランジスタとを有する差動回路よりなり、前記第
２の比較手段は前記第２の出力トランジスタのエミツタ
にベースが接続されたトランジスタと前記出力点に対し
て一定電圧を発生する手段にベースが接続されたトラン
ジスタとを有する差動回路よりなることを特徴とする特
許請求の範囲第１項記載のプツシユプル増幅回路。 ３ 前記第１のベース電流制御手段は前記第１の差動回
路の出力によりその導通状態が制御されそのコレクタ電
流が前記第１の出力トランジスタのベース制御電流とな
るトランジスタより成り、前記第２のベース電流制御手
段は前記第２の差動回路の出力によりその導通状態が制
御され、そのコレクタ電流が前記第２の出力トランジス
タのベース制御電流となるトランジスタより成ることを
特徴とする特許請求の範囲第２項記載のプツシユプル増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10754177A JPS606133B2 (ja) | 1977-09-07 | 1977-09-07 | プツシユプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10754177A JPS606133B2 (ja) | 1977-09-07 | 1977-09-07 | プツシユプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5441055A JPS5441055A (en) | 1979-03-31 |
| JPS606133B2 true JPS606133B2 (ja) | 1985-02-15 |
Family
ID=14461794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10754177A Expired JPS606133B2 (ja) | 1977-09-07 | 1977-09-07 | プツシユプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606133B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624812A (en) * | 1979-08-07 | 1981-03-10 | Sony Corp | Output amplifying circuit |
| JPS5624811A (en) * | 1979-08-07 | 1981-03-10 | Sony Corp | Output amplifying circuit |
-
1977
- 1977-09-07 JP JP10754177A patent/JPS606133B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5441055A (en) | 1979-03-31 |
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