JPS6058557B2 - リフレツシユ制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、ダイナミック型ＭＯＳ−ＩＣメモリ素子等
を用いて構成された記憶装置のリフレッシュ制御方式に
関する。

Ｐ型又はＮ型半導体基板（通常、サブストレートとい
う）上に形成されたキャパシタに電荷を蓄積し、その電
荷の有無により情報を記憶する記憶素子を、一般にダイ
ナミック型ＭＯＳ−ＩＣメモリ素子という。

該キャパシタに蓄積された電荷は、時間とともに漏洩す
るので、電荷漏洩量が、ある許容値を越えない有限時間
（これをリフレッシュタイムという）内に、当該キャパ
シタをアクセスすることにより、当該キャパシタ上の蓄
積電荷の保持をはかる必要がある。この動作を「リフレ
ッシュ」といい、斯有ダイナミック型ＭＯＳ−ＩＣメモ
リ素子を用いて構成された記憶装置においては、中央処
理装置やチャネル等の記憶装置へのアクセス源の要求に
よる通常のリード又はライト動作以外に、所与の時間内
にリフレッシュ動作を実行しなければならないことは、
すでに広く知られている。従来方式においては、記憶装
置を構成している総てのメモリ・チップ悉く同時にリフ
レッシュ動作を実行せしめ、該リフレッシュ動作により
、各チップ内の総てのセルがリフレッシュされる場合は
リフレッシュタイムを周期として該リフレッシュ動作を
繰り返し続行するし、又該リフレッシュ動作により各チ
ップ内のＩＩＡのセル（Ａは２以上の整数）だけがリフ
レッシュされる場合は、リフレッシュ・アドレスを更新
しつつリフレッシュ・タイム以内に、Ａ回該リフレッシ
ュ動作を実行し、リフレッシュ・タイムを周期としてこ
のＡ回の一連のリフレッシュ動作を繰り返し続行するも
のである。斯有従来方式においては、該記憶装置のリフ
レッシュ動作中には、通常のリード又はライト動作が禁
止されるので、当該記憶装置を利用するアクセス要求源
の該記憶装置使用効率は著しく低減せしめられるという
欠点がある。本発明の目的は、ダイナミック型ＭＯＳ−
１Ｃメモリ素子を使用して構成した記憶装置において、
該記憶装置を利用するアクセス要求源の該記憶装置使用
効率をあげることができる、新規なリフレッシュ制御方
式を提供することにあり、また、本発明の他の目的は、
該記憶装置に供給する電流のリフレッシュ動作による変
動量を従来方式より減少せしめ、該記憶装置の電力供給
系回路を簡単化せしめることができる、新規なリフレッ
シュ制御方式を提供することにある。本発明を明確に理
解するために、まず、従来方式を第１図を用いて説明す
る。

同図において１１，１２，・・・１ｎはメモリ・モジュ
ールを示し、ここにメモリ●モジュールとは、互いに独
立又は或る所与の従属性を保ちつつ動作する装置基本単
位、又は大容量記憶装置を構成していく上での構成要素
単位を意味する。２はダイナミック型ＭＯＳ−１Ｃメモ
リ・チップを示し、具体的好例としては、６４キロ語×
１ビット構成のチップ、又は、１６キロ語×４ビット構
成のチップ等を考えればよい。

３１，３２，・・，３ｎは、斯有メモリチップ２を、図
に示すビット方向に１個、語方向に１個配列したものて
あり、これをメモリ・アレイと呼ぶことにする。

すると、例えばメモリ・チップ２として、１６キロ語×
４ビット構成のチップ、１＝１＆ｊ＝４と仮定すれば、
メモリ・アレイ３，３２，・・，３０は、各々６４キロ
語×７２ビット（＝５１２キロバイト）の記憶容量を有
する。メモリ・アレイ３１，３２，・・・３ｎの動作を
制御する回路が、４１，４。，・・，４ｎおよび５１，
５２９路０ｆ５ｎである０４１９４２９よ０９４ｎは）
制御タイミング信号発生駆動回路であり、該回路には、
メモリ・モジュール１１，１２，・・，１ｎを利用する
アクセス源（中央処理装置、又はチャネル等）より発せ
られる該メモリ・・モジュール１１，１２・・，１ｎの
リード又はライト動作を起動せしめる働きのある、通常
起動信号ＮＳＴ６ｌ，ＮＳＴ６２，・・，ＮＳＴ６ｎお
よびメモリ・アレイ３１，３２，・・，３ｎのリフレッ
シュ動作を実行せしめる働きのあるリフレッシュ起動信
号ＲＳＴ７が共通人力され、メモｌ几モジュール１１，
１２，・・，１ｎの動作を制御するタイミング信号８１
，８２，・・，８ｎが各々発生され、メモリ・アレイ３
１，３２，・・，３ｎ等に供給される。通常動作起動信
号による通常動作と、リフレッシュ起動信号によるリフ
レッシュ動作とは同時に実行することができない。即ち
ＮＳＴ６ｌとＲＳＴ７；ＮＳＴ６２とＲＳＴ７；・・；
ＮＳＴ６ｎ＜５ＲＳＴ７は、各々互いに他が動作中でな
いときのみ発生させなければならない。５１，５２，・
・，５ｎは、アドレス制御駆動回路であり、該回路には
、メモリ・モジュール１１，１２，・・，１ｎを利用す
るアクセス源（中央処理装置又はチャネル等）より発せ
られ、該モジュール１１，１２，・・，１。

のアクセス番地を指定する、通常アドレスＡＤＲ９ｌ，
９２，・・，９ｎが入力される一方、回路４１，４２，
４ｎに入力されたリフレッシュ起動信号ＲＳＴ７の制御
により、回路５，，５２，・・，５ｎにおいてリフレッ
シュ・アドレスが発生され、通常動作時には通常アドレ
スが、リフレッシュ動作時には、リフレッシュ●アドレ
スが該回路の出力１０１，１０２，・・，１０ｎとして
発生されメモリ・アレイ３１，３２，・・，３ｎ等に供
給される。上記においては、リフレッシュ・アドレスは
回路５１，５２，・・，５ｎ内において発生される場合
につき記述したが、リフレッシュ●アドレスが回路５１
，５２，・・，５ｎ外に発生され、これが該回路に入力
される場合もある。

更に１１は該メモリ・モジュール１１，１２，・・，１
ｎに書込むライト●データＷＤであり、１２は該ライト
●データを保持するレジスタである。１３は該メモリ・
モジュール１１，１２，・・，１ｎより読出されるリー
ド・データＲＤであり、１４は該リード●データを保持
するレジスタである。

同図においては、リード・データ１３、ライト・データ
１１およびレジスタ１２，１４がメモリ・モジュール１
１，１２，・・，１ｎ全体に対して一組図示されている
が、各メモリ・モジュールに一組ずつ具備させられる場
合もある。

データ系回路は、本発明と直接関係なく、これ以上の説
明は必要ないので、これにとどめる。

メモリ・チップ２のリフレッシュ方法には、チノブ中の
総てのメモリセルを同時にリフレッシュする方法と、一
般にマトリクス状に配列されているメモリ・セルを１行
づつ、または１列づつリフレッシュする方法とがあるが
、前者はチップ自体が特殊な配線構造を要するとともに
リフレッシュ時の電源電流が非常に大きくなるため、電
源部に高性能なものが要求される。さらに後者の方法に
おいても従来は、第１図のように多数のモジュールを有
する場合、全モジュールの全チップ２の１行（１列）を
すべて同時にリフレッシュするので、電源電流容量の大
きいことが要求され、かつそのリフレッシュ動作の間は
、通常動作が全く不可能となる欠点を有している。そこ
で、本発明は、記憶装置を構成しているメモリ●チップ
を複数モジュールに分割し、この分割単位に含まれる総
てのメモリ・チップの１行（１列）を悉く同時にリフレ
ッシュし、次の別の分割単位に対しても同様にリフレッ
シュし、次々と総ての分割単位をリフレッシュすること
により、リフレッシュ動作中でない分割単位に対し、５
中央処理装置又はチャネル等の記憶装置利用源よりのア
クセスを許すことにより、該記憶装置の利用効率を増大
させることに特徴のあるリフレッシュ制御方式を提供せ
んとするものである。

さて、本発明の良好な具体例を第２図及び第３図に示し
たので、この図を用いて、本発明の詳細な説明する。

第２図は、リフレッシュ起動信号ＲＳＴ７ｌ〜。

が、各モジュール１１，１２，・・，１ｎごとに個別に
各制御タイミング信号発生駆動回路４１，４２，４ｎに
各入力されており、モジュール１，，１２，・・，１ｎ
が各々独立にリフレッシュ動作を実行できるような制御
系統になつている点を除いて、その他は総て第１図と同
じである。即ち、記憶装置を構成しているモジュール１
１，１２，・・，１ｎを、リフレッシュを分割的に実行
する分割単位として扱い、あるーモジュール内の総ての
メモリ・チップの１行（１列）を悉く同時にリフレッシ
ュ動作に入らしめる一方、他の残りの総てのモジュール
は通常のリード又はライト動作を可能ならしめる制御に
なつていることに気付くであろう。以下に具体的数値例
を用いて、一層詳細に本発明によるリフレッシュ制御方
式を説明しよう。ここで、下記の具体例を用いる。

Ｏ フレツシユ●タイム Ｔｒ＝２ミリ秒Ｏ メモリ・
チップ２内の総てのセルをリフレッシュするに要するア
クセス数Ｎｒ＝１２Ｂ○ビット方向チップ数１＝１８ ０語方向チップ数 ｊ＝４ ０モジュール数 ｎ＝８ 以上の数値より、あるモジュール１１のリフレッシュか
ら次のモジュール１１＋１のリフレッシュまでの周期を
せとすると、あるセルがｌ度リフレッシュされてから再
びリフレッシュされるまでの時間は、廿×Ｎｒｘｎ となり、これはリフレッシュ・タイムＴｒを超えてはな
らない。

従つて周期せは、せ≦Ｔｒ／（ＮｘＮｒ）：２マイクロ
秒 となる。

２×１０３ また、この記憶装置全体に対するアドレスは１９ビット
であり、そのうち３ビットはモジュール１１〜１８の選
択に、２ビットは各モジュール内おける４チップ列の選
択に、７ビットは各チップ２の行選択に、残りの７ビッ
トは各チップ２の列選択に用いられる。

本実施例のリフレッシュ動作を第３図のタイム・チャー
トに示す。

図の１区間が１メモリ・サイクル、即ち１回のリード／
ライトまたはリフレッシュ動作に要する時間である。ま
た斜線部がリフレッシュ動作を意味し、それ以外の部分
はリード／ライト可能な状態であることを示している。
リフレッシュ動作区間の下部の（ ）内はリフレッシュ
●アドレスを示している。即ち、まずモジュール１１の
アドレス（１がリフレッシュされＴｒ時間（２マイクロ
秒）後にモジュール１２のアドレス（１がリフレッシュ
され、以下同様に、Ｔｒ時間毎に行なわれ、モジュール
１８のアドレス（０）がリフレッシュされると、次は再
びモジュール１１に戻りアドレス（１）がリフレッシュ
される。以下同様に各モジュールを一巡する毎にアドレ
スが更新され、アドレス（１２７）のリフレッシュが終
了するｊと再びアドレス（１に戻つて以後同様に繰り返
えす。尚、１メモリ・サイクルは数百ナノ秒程度である
。次に第４図に本発明のリフレッシュ制御に用いるリフ
レッシュ・アドレスの発生回路の実施例を示す。

これは第２図のアドレス制御駆動回路５１〜５ｎ内でリ
フレッシュ・アドレスを発生するのではく外部より与え
る場合に用いる回路である。第４図において、２０はリ
フレッシュ要求発生回路であり、周期Ｔｒ（２マイクロ
秒）毎にリフレッシュ要求パネルを出力する。周排ｒの
計時は中央処理装置のシステム●クロックをカウントし
て行なつているが、自己に独立のタイマーを持つて行な
つてもよい。２１は２進１晰カウンタであり、視がＬＳ
Ｂ（ＬｅａｓｔＳｉｇｒｌｌｆｉｃａｎｔＢｉｔ：最も
重みの小さいビット）Ａ，がＭＳＢ（ＭＯｓｔＳｉｇｒ
ｌｌｆｉｃａｎｔＢｉｔ：最も重みの大きいビット）で
ある。

ＡＯ−Ａ２の３ビットはモジュール１１〜１８を指定す
るのに用いられ、デコーダ２２にて８本のリフレッシュ
起動信号ＲＳＴ７ｌ〜７８にデコードされる。また、Ａ
３〜Ａ９の７ビットのリフレッシュ●アドレスＲＦＡＤ
として各モジュール１１〜１８のアドレス制御駆動回路
５１〜５８に共通に与えられる。各アドレス制御駆動回
路５１〜５８では、制御タイミング信号発生駆動回路に
リフレッシュ起動信号ＲＳＴ７ｌ〜７８が与えられると
、アドレスをＡＤＲ９ｌ〜９８からリフレッシュ・アド
レスＲＦＡＤに切換えるよう動作する。尚、第３図より
判るようにリフレッシュを要するメモリ・サイクルは、
数十サイクルに１回（Ｔｒが２マイクロ秒なのに対し、
メモリ・サイクルは数百ナノ秒てある）てあり、それ以
外のときはリフレッシュ起動信号ＲＳＴ７ｌ〜７８が発
生しないように、デコーダ２２に対してもリフレッシュ
要求発生回路２０からのパルスが与えられ、デコーダ２
２の出力パルス巾を制御している。

また本発明のいわゆるインタリープ式メモリ装置にその
まま応用され得る。

この場合、本発明の各モジュール１１〜１ｎやそのまま
インタリープされるメモリ・モジュール（あるいはメモ
リ・バ．ンクとも呼ばれる）に対応する。またこの場合
のリフレッシュ動作のタイムチャートも、第３図におい
て、各モジュールの動作メモリ・サイクルをｍτ秒ずつ
（ｍは整数τはシステムクロック）、ずらして考えるで
けでよい。以上の具体例でも判るように、リフレッシュ
分割単位が小さくなればなる程、同時にアクセス可能な
メモリがふえるので、該記憶装置の利用効率は一層あが
る。

また以上の説明においては、リフレッシュ動作を周期せ
にて周期的に実行したが通常動作起動との競合を考慮し
、この周期を厳密なものとしないで、準周期的動作にし
たり、又は、リフレッシュ動作を連続して実行したりす
る変形は自由に行えることも明らかである。要は第３図
に示した一巡の動作をリフレッシュ●タイムＴｒ以内に
完了していればよい。更にメモリ・チップ２をリフレッ
シュするのに１あ回要したが、これも、これに限らず１
回、６４回などのいずれの方法でも本発明が適用できる
ことは明らかである。本発明によれば、リフレッシュ動
作中にも、利用可能なメモリ・モジュールが存在するの
であるから、該記憶装置の利用効率は従来方式よりも一
層あがり、かつ、一時にリフレッシュ動作を実行するメ
モリ・チップの数が従来方式より小さいので、該リフレ
ッシュ動作による電流変動量が小さくなり、以て該記憶
装置への電力供給系回路を簡単化することに大いに貢献
するものであることがわかるであろう。

【図面の簡単な説明】

第１図は従来のリフレッシュ制御方式を示すブロック図
、第２図は本発明のリフレッシュ制御方式を示す１実施
例ブロック図、第３図は第２図の実施例のタイムチャー
ト、第４図はリフレッシュ・アドレス発生回路の１実施
例構成図である。

Claims (1)

【特許請求の範囲】
1. １ 複数のメモリ・セルが行列状に配列され、一行（又
   は一列）単位でリフレッシュ動作が行なわれるメモリ・
   チップを複数用いて構成された記憶装置において、該記
   憶装置を構成する複数のメモリ・チップを複数のモジュ
   ールに分配し、各モジュールは独立に動作可能な構成と
   し、或る一つのモジュール内の総てのメモリ・チップの
   所定の一行（又は一列）に対して悉く同時にリフレッシ
   ュ動作を実行せしめ、その間該モジュール以外のモジュ
   ールにはリード又はライト動作を可能ならしめ、順次別
   のモジュールについても同様にリフレッシュ動作を行な
   い、再度上記一つのモジュール内の総てのメモリ・チッ
   プの上記とは異なる一行（又は一列）に対して悉く同時
   にリフレッシュ動作を実行せしめ、以下同様にして総て
   のモジュールの総てのメモリ・チップの総ての行（又は
   列）のリフレッシュ動作が行なわれるよう上記動作を繰
   り返すことを特徴とするリフレッシュ制御方式。