JPS6055663A - サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明は、カソード部分を備えた多数のｎ　（ｐｌ形
エミッタ域と、このｎ彫工ξツタ域に接するｐ（ｎ）形
ベースと、アノードが接触するｐ　（ｎ）彫工きツタと
＋ｐ（ロ）形ベースとｐ　（ｎｌ形エンツタとの間に挟
才れたｎ　（ｐＪ形ベースとを備えた半導体本体、及び
この半導体本体の主面上のｎ　（ｐ）彫工きツタ域の側
縁１こ配置され、ディブリーシロン形ＭＩ８電界効果ト
ランジスタを介して制御可能なエミッタショート部を有
するサイリスクに関する。

〔従来技術とその問題点〕

かかるサイリスタは例えば西ドイツ国特許公開公報第２
９４５３６６ＡＩ号及び第３１１８３５４ＡＩ号により
知られている。これらサイリスタにおいてはそれぞれ一
つの共通な制ａ’ｍ圧接続線が設けられ、この接続線を
介してＭＩ８構造部ξこゲート電圧が供給される。かか
る１イリスタが例えばゲート酸化物中のビット又は弱点
から成る欠陥を有する場合には、ターンオンに際して印
加されたゲート電圧が欠陥部に存在する短絡のために維
持できなくなり、その結果、制御可能なエミッタショー
ト部が常に生きたま７１こなってサイリスタはもはやタ
ーンオンできなくなる。欠陥密度は、特に大面積のサイ
リスタの場合は欠陥のないサンプルを選択すると生産量
が著しく減ってしまうほど一般ζこは大きい。

〔発明の目的〕

この発明は、欠陥のために使用から除外される必要がな
く、一つ又は複数の欠陥が許容されうる頭記の種類のサ
イリスタを提供することを目的とする。

〔発明の要点〕

この目的はこの発明１こよれば、ｎ　（ｐｉ形エミッタ
域を複数のグループ１こ集成され、該各グループに属す
るＭＩＳ電界効果トランジスタのゲート接続線を一つの
共通接続部に導き、一つの集合接点を設けてこの接点に
電界効果トランジスタを制御するグー１１ｍ圧を供給し
、エミッタショート部を含めた機能試験の際１こ機能す
ると判明したエミッタ域のグループの共通接続部を集合
接点にｍｆｔし、エ　５− ミッタシロート部を含めた機能試験の際に機能しないと
判明したエンツタ域のグループの共通接続部は集合接点
に接続しないようにすることにより達成される。

この発明により得られる長所は、欠陥が存在する範囲の
エミッタ域のグループのみを無効にしさえすれば、残り
のグループは機能しつる状態にあるということからくる
。従って、欠陥の数と配置に応じて一つ又は複数のエイ
ツタ域グループが欠落されて通電断面積が残りの工ずツ
タ域に制限されるためにサイリスクの電流負荷容量が減
るだけであり、′リイリスタそのものはかかる欠陥の存
在にもかかわらず使用可能にすることができる。

〔発明の実施例〕

以下１図を参照しながら本発明の詳細な説明する。

制御ロエ能なエミッタショート部を有するサイリスタを
ボす４１図において、サイリスタはドープされた半導体
材料１例えばけい素から成る本体から成り、この本体は
交Ｗの導電形の槓み重ねられ　６　− た複数の層を有する。ここで１はｎ形エミッタ域であり
、これはｐ形ペース２の中に接合されている。ｐ形ベー
スに続いてｎ形ベース３が設けられ、一番下の層４はｐ
形工ミッタである。ｎ形エミッタ域には導電材料例えば
アルきニウムの接続線Ｋを備えたカソード又はカソード
部分５が接触し、一方ｐ形エミッタ４には導電材料例え
ばアルミニウムの接続線Ａを有するアノード６が接触し
ている。

ｎ彫工はツタ域の両側Ｉこはｎ形の半導体領域７゜８が
ｐ形ベース中ｉこ作り込まれており、これら半導体領域
は半導体本体の主面９まで延びている。

その幅が半導体領域７，８の、ｎ彫工ｉツタ域１からの
距離を決定するような部分領域１０．１１は主面９をｎ
形にドープされているので、部分１と７及び１と８をそ
れぞれ相互に結合する二つのｎ形のチャネル１２．１３
が形成される。チャネル１２．１３は例えばひ素イオン
の注入により作ることができ、その際１０／−のドープ
量が約８０ＫｅＶのエネルギで注入される。これらチャ
ネルはゲート電ｗＭ１４，１５により覆われ、ゲート電
極は電気的に絶縁性の例えば二酸化けい素から成る薄い
ｊｆ１１６，１１＃ｃより半導体本体から隔離されてい
る。その際ゲート電極１４．１５は導電材料例えば高ド
ープ多結晶けい素から成り、共通の接続線Ｇに結合され
ている。導電性の被覆層１８．１９は１部分領域１０．
１１と反対側の半導体領域７．８の縁において、ｐ形ベ
ース２と半導体領域７．８との間のｐｎ遷移域を覆って
いる。

ｎ形エミッタ域ｌの左側の縁領域はディプリーシロン形
のＭＩＳｔ界効果トランジスタＴ１のドレイン領域の役
を果たし、半導体領域７はそのソース領域の役を果たす
。このトランジスタはさらｉこゲート電極１４に横われ
たｎ形のチャネル１２を有する。同様に１の右側の縁領
域は部分８．１３゜１５．１７と共にＭＩＳ電界効果ト
ランジスタＴ２を形成する。チャネル１２．１３は接続
線Ｇに電圧が加わっていないときは充分に低抵抗である
。

これに反して十分な大きさの負のゲート電圧を印加する
と、チャネル１２．１３は高抵抗又は遮断智れる。

従ってＴＩ、Ｔ２は、第１の状態（接続線Ｇに電圧の加
わっていない状態）では、ｎ形エミッタ域１を半導体領
域７，８に、さらに被覆層１８゜１９を介してｐ形ベー
ス２ｉこ低抵抗で接続するスイッチの役を果たす。第２
の状Ｍ（Ｇに負の電圧が加わった状態）では、この低抵
抗の結合は遮断されるか又は高抵抗に切り換えられる。

従ってＴ１は導電性の被覆層１８と共に第１の、またＴ
２は被覆層１９と共に第２の制御可能なエミッタシ冒−
ト部の役を果たす。

第１図に示すサイリスタは好ましくは縞状に形成された
多数のエンツタ域を備え、この工きツタ域は例えば図面
の紙面に直角にかつ相互に平行に整列されている。その
瞳側々のエミッタ域はカソード部分５を備えており、こ
のカソード部分は相互に導体結合されている。各ｎ形エ
ミッタ域は上で説明したように側縁のエイツタＶ　ｗ　
−）部を備えており、このエミッタシ璽」ト部も同様に
縞状に形成されかつ図面の紙面に直角に向いている。

　９− 運転に際して、ターンオン時点以前すなわちサイリスタ
の阻止状態では、ゲート接続線Ｇは電圧が加えられてい
ないままになっている。そのｎ形エミッタ域１はｐ形ベ
ースに低抵抗で結合されており、これ暑こよりサイリス
タは思い掛けずターンオンしないように安定化されてい
る。ターンオンのためには、ターンオン電流パルスがタ
ーンオン電極を介してサイリスタに供給される。同時に
接続線Ｇにはターンオン時間中負の電圧パルスが印加さ
れ、この電圧がｎ形のチャネル１２．１３などを遮断し
、これによりターンオン感度が著しく高められる。ター
ンオンが成功すると、Ａ及びＫに接続された負荷電流回
路の負荷電流が低抵抗１こ切り換えられたサイリスタを
経由して流れる。サイリスタのターンオフはＡとＫの間
に加わっている電圧の遮断又は印加された交流電圧の次
のゼロ点通過により達成される。

＃２図は、制御可能なエミッタ７−ｉ）部の構成が第１
図と異なるサイリスタを示す。このサイリスタは部分的
には縞１図で述べた構造を有し、ｌＯ− 同−の部分には第１図と同じ符号が付けられている。こ
こではｐ形の半導体領域２０．２１がｎ形工ミッタ緘１
の中に接合されており、この領域は主面９まで延び、該
主面にはカソード部分５が接触している。その幅が半導
体領域２０．２１の、エミッタ域１からの距離を決定す
るような縁領域２２．２３は、主面９をｐ形にドープし
ているので、部分２と２０及び２と２１をそれぞれ相互
に結合する二つのｐ形チャネル２４．２５が生じる。

こね、らチャネル２４．２５は例えばほう素の注入によ
り作ることができ、注入は１０１ａ／−のドープ量と８
０ＫｅＶのエネルギとで行なわれる。その際エミッタ域
１に接するｐ形ベース２の領域範囲はＭＩ８ｔＦｌ果ト
ランジスタＴＩ’のソース領域を。

才た領域２０はそのドレーン領域を形成する。トランジ
スタＴＩ’はさらにｐ形チャネル２４とゲー）１［１を
極１４とゲート絶縁層１６とを有する。これと同様に部
分２，２１，２５，１５．１７が第２のトランジスタＴ
２’を形成する。ＴＩ’、Ｔ２’の開閉機能は前記に第
１図について述べたＴＩ、Ｔ２の開閉機能と尋しいが、
ここではターンオン時間中、接続ＩｖｉｌＧに正の電圧
パルスが供給される。

第３図はこの発明にもとづき構成されたサイリスタの実
施例の平面図であり、ここではわかりやずくするためカ
ソード部分５が取り除かれている。

丸い外側の境界を崩し、露出された主面９には中央にお
いてターンオン電極２６が接触している。

第１図にもとづき構成された多数のｎ形工ミッタ域１は
個々のグループに集成され、これらグループは、各グル
ープが台形の囲い２７で示されたｐ形ベースの一つの範
囲を占めるように、主面９上に配置されている。紺４図
は、多数のｎ形工ミッタ域１がその側面に置かれたｎ形
半導体領域７゜８及び伺属するゲート電＆１４　、１５
と共に、囲い２７により定められた一つの牛導体面上に
分布している状態を詳細に示す。その際相互に平行する
エミッタ域１が設けられ、このエミッタ域は囲む）２７
の平行な２辺１こ平行に置かれている。付属するすべて
の電界効果トランジスタのゲート′ｖＩＬ他１４．１５
は一つの導体路２８にｌＩ＆続され、この導体路は共通
接続部２９に通じている。導体路２８も接続部２９もゲ
ート電極１４と同様に絶縁層により半導体本体の主面９
から隔離されている。

第３図に示す実施例においてはｎ形工ミッタ域１の８個
のグループが設けられ、これらグループはそれぞれ囲い
２７の中に置かれている。これらグループは、それらが
中央のターンオ〉・電極２６を囲みかつ外側の境界が一
種の多角形を有するサイリスタの表面部分を覆うようｉ
こ、並べて配置されている。全グループの共通接続部２
９の外側−こ一つの集合接点３０が設けられ、この接点
は例えばリング状の導体路として実現され、この導体路
はｐ形ベースに対し例えば二酸化けい素から成る絶縁層
により電気的に絶縁されている。集合接点はゲート電圧
ＵＧを供給される接続線３１を備えている。

サイリスタはこれまで述べた構造に製作されたｖｋ＃こ
、機能試験に掛けられ、この試験ではターンオン電極２
６に正のターンオン電流パルスが供給され、同時に共通
接続点２９に負の電圧パルスＵＧ１３− が印加される。この共通接続部２９を介して達しうるエ
ミッタシ冒−ト部を備えたｎ形ニオツタ域ツクループが
機能するときは、工ｔｙタシ冒−ト部は電圧パルスＵ、
、により遮断されてサイリスタはターンオンする。ター
ンオンの成否は１例えば接続線Ａ、に間に接続された電
圧計により確認され。

サイリスタがターンオンした場合ｌζはそれが阻止され
ているときに比べて著しく小さい電圧値が表示される。

共通接続部２９を介しての制御においてサイリスタの機
能が確認されたときは、この接続部は接続導体３２を介
して集合接点３０に強固に結合される。その後につぎの
ターンオン電流パルスの供給と別の共通接続部２９１に
つぎの電圧パルスＵ。の印加とを行って機能試験が繰り
返され。

機能する場合にはこの共通接続部を介して達しうるエミ
ッタシ画一ト部が同様に集合接点３０＃こ結合される。

このようにしてｎ形工ゼッタ域ｌのすべてのグループが
試験された後ｉｃ１機能することが確認されたすべての
接続部２９，２１１Ｎなどは３０と結合さ１４− れるが、欠陥のために機能しないとわかったグループは
集合接点３０に結合されない。

第３図においては、かかる欠陥を有するただ一つのグル
ープが符号３３により示されている。

運転に際して第３図に示すサイリスタはターンオンする
ためにターンオン電極２６を介して供給されるターンオ
ン電流パルスと接続部３１−ζ供給される負電圧パルス
Ｕ。とを印加される。その際サイリスタは機能するすべ
てのｎ彫工ミッタグループの範囲でターンオンするが、
機能しないグループ例えば第３図の３３は、短絡の状態
を維持している工ンツタシロートのためにサイリスタ断
面の導通部分には属さない。しかしながらこのことはた
だ僅かの（第３図においては１／８の）サイリスタの電
流負荷容量の減少を意味するだけで、サイリスタ自体は
使用可能である。工ｉツタシ賢−ト部が第２図にもとづ
き構成されているときは、接綿部３１に正の電圧パルス
が供給される。

ｎ彫工ミッタのかわりにｐ彫工ミッタもまた個個のｐ形
工ンツタ域ｉこ分割することができ、このｐ彫工２ツタ
域は相互に導体結合されたアノードの個々の部分に接触
する。そしてここでは制御可能なｐ彫工電ツタショート
部が設けられることになる。接続＠ＡとＫとの符号を相
互に交換し１図示の半導体領域に上記と反対の導電形を
持たせ。

電流及び電圧をそれぞれ逆の極性で供給すれば、各図面
はこの代案の図示として引用することができる。

絡３，４図に示した個々のエミッタ域及びエミッタ域グ
ループの輪郭のほかに、任意の別の輪郭を採用すること
もできる。例えばエミッタ域に接するベース−Ｌの直四
角形の部分領域を占めるグループを設けることができる
。さらｉここの直四角形の部分領域は文章の行及び段落
にならって並べることができる。

〔発明の効果〕

サイリスタのターンオンの安定化のために制御可能な多
数のエミッタショート部を有するサイリス−において、
工ンツタシ望−ト部を構成するＭＩ８電界効米トランジ
スタのゲート絶縁層に短絡欠陥が存在するときは、サイ
リスクはターンオンできない。欠陥密度は、特に大面積
のサイリスタの場合には欠陥のないサンプルを選択する
と生産量が著しく減ってしまうほど、一般には大きい。

この発明では、エミッタショートを数箇のグループに分
割し、正常な機能を有するグループのゲートの共通接点
のみをゲート制御電圧を供給する集合接点に結合するの
で、サイリスタとしては欠陥を有するグループに対応す
る分だけ電流負荷容量が減少するが、使用可能であって
、委留まりが著しく向上する。

【図面の簡単な説明】

第１．２図は制御可能なエミッタショート部を有するサ
イリスタの構成例を示す部分断面図、第８図は本発明に
もとづくサイリスタの実施例の平面図、第４図は第３図
暴こ示すサイリスタの部分拡大図である。 図面において％１はｎ形工ミック域、２はｐ形成−”ｓ
　３　ハｎ　形ペース、４はｐ彫工ミッタ、５ζまカソ
ード部分、６はアノード、７．８はｎ形の１７− 半導体領域、９は主面、１２．１３はチャネル、１４．
１５はゲート電極、２０．２１はｐ形の半導体領域、２
４．２５はチャネル、２６はターンオン電極、２７はエ
ミッタ域の一つのグループの境界、２９は共通接続部、
３０は集合接点、Ｇはゲート接続線、ＴＩ、Ｔ２．ＴＩ
’　、Ｔ２＋はディプリーション形ＭＩＳ％界効果トラ
ンジスタ、ＵＧはゲート電圧、である。 １８− ＦＩＧＩ ＦＩＯ２ 特開昭ＧＯ−５５６６３（６） ＩＧ３

Claims (1)

1. 【特許請求の範囲】 １）カソード部分を備えた多数のｎ　（ｐ）形エンツタ
   域と、これらのｎ　（ｐｌ形エミッタ域に接するｐ　（
   ｎ）形ベースと、アノードが接触するｐ　（ｎ）形エミ
   ッタと。 ｐ　（ｎ）形ペースとｐ　（ｎ）形エミッタとの間に挟
   まれたｎ　（ｐｌ形ペースとを備えた半導体本体、及び
   該半導体本体の主面上のｎ　（ｐｌ形ニオツタ域の側縁
   に配置され、ディプリーション形ＭＩ８電界効果トラン
   ジスタを介して制御可能なエミッタショート部を有する
   サイリスタｌこおいて、ｎ（ｐ）形エミッタ域が複数の
   グループに集成され、該各グループに属するＭＩ８電界
   効果トランジスタのゲート接続線が一つの共通接続部に
   導かれ、一つの集合接点が設けられてこの接点に電界効
   果トランジスタを制御するゲート電圧が供給され、エミ
   ッタショート部を含めた機能試験の際に機能すると判明
   したエミッタ域のグループの共通接続部は集合接点に接
   続され、エミッタショート部を含めた機能試験の際に機
   能しないと判明したエミッタ域のグループの共通接続部
   は集合接点に接続されないこととを特徴とするサイリス
   タ。 ２、特許請求の範囲第１項記載のサイリスタにおいて、
   エミッタ域の各グループの横方向の境界がほぼ台形であ
   り、これらグループが中央のターンオン電極を囲むサイ
   リスク表面部を覆うように並置されることとを特徴とす
   るサイリスタ。 ３）特１ｙｆＳ求の範囲第１項または第２項記載のサイ
   リスタにおいて、エミッタ域が縞状に形成されたこきを
   特徴とするサイリスタ。 ４）特許請求の範囲第１項から第３項までのいずれかに
   記載のサイリスタにおいて、集合接点がリング状の導体
   路から成り、この導体路がエミッタ域に接するベースの
   周辺上ｉこ配置され、該ベースから電気的に絶縁されて
   いることを特徴とするサイリスタ。 ５）％昨請求の範囲第１項から第４項までのいずれかに
   １己載のサイリスタをこおいて、エミッタショート部が
   Ｍｌ電界効果トランジスタを含み、このトランジスタが
   エミッタ域の縁領域と、このエミッタ域ζど接するベー
   スの中に作り込まれ該ベースに導体結合されたエミッタ
   域と同導電形の半導体領域と、縁領域と半導体領域との
   間ｉこ形成されたチャネルと、このチャネルを覆いかつ
   半導体本体から絶縁されたゲート電極とから成ることを
   特徴とするサイリスタ。 ６）特許請求の範囲第１項から第４項までのいずれかに
   記載のサイリスタにおいて、エミッタショート部が一つ
   のＭＩＳ電界効果トランジスタを含み。 このトランジスタが第１の導電形のエミッタ域の縁領域
   中に作り込まれ、半導体本体の主面まで延びてカソード
   部分に接触す゛る第２の導電形の半導体領域と、エミッ
   タ域に接するベースのエミッタ域に直接隣接する領域と
   、該領域と第２の導電形の半導体領域との間に形成され
   たチャネルと、このチャネルを覆いかつ半導体本体から
   絶縁されたゲート電極とから成ることを特徴とするサイ
   リスタ。