JPS6053889B2 - Parity check method - Google Patents
Parity check methodInfo
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- JPS6053889B2 JPS6053889B2 JP55090854A JP9085480A JPS6053889B2 JP S6053889 B2 JPS6053889 B2 JP S6053889B2 JP 55090854 A JP55090854 A JP 55090854A JP 9085480 A JP9085480 A JP 9085480A JP S6053889 B2 JPS6053889 B2 JP S6053889B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はパリテイチェック方式に関し、特に順次転送
される情報の第二情報が全てデぜ一タから構成される場
合、その旨の表示と第二情報のパリテイの表示とを第一
情報に収納せしめるパリテイチェック方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a parity check method, and in particular, when the second information of information that is sequentially transferred is entirely composed of data, a display to that effect and a display of the parity of the second information are provided. This invention relates to a parity check method that stores information in first information.
情報を伝送する場合情報授受の誤りを検出する為に、
パリテイを情報に付している。In order to detect errors in information exchange when transmitting information,
Parity is attached to information.
従つて例えば情報がＮ＋Ｐビットにて構成される場合Ｐ
ビットはパリテイ用として使用され、情報内容のデータ
としてはＮビットしか使用できない。ところが何れかの
都合にて時にはＮ＋Ｐビット即ち情報全部をデータとし
て使用する場合も発生する。従来このような場合Ｎ＋Ｐ
＋Ｐビット即ち情報＋Ｐビットを収納し得るようにメモ
リ数を増設するとともに並列のデータ転送するのに回線
を増加するか、或は情報にパリテイを全く付加せずに情
報の誤りを検出するのに生成多項式として表現される巡
回符号を用いて誤りを検出する方式が従来とられている
。何れの方式をとつても装置が複雑となり、設備が高価
となる欠点をもつている。 本発明は以上の欠点に鑑み
てなされたものにして、データビットとパリテイビット
から構成される情報の全ビットをデータとしうる新規な
パリテイチェック方式を提供することを目的とするもの
である。Therefore, for example, if information consists of N+P bits, P
The bits are used for parity, and only N bits can be used as information content data. However, for some reason, N+P bits, that is, all of the information may be used as data. Conventionally, in such a case N+P
+P bits, that is, information+P bits, can be increased by increasing the number of memories to accommodate +P bits, and by increasing the number of lines for parallel data transfer, or by detecting errors in information without adding parity to the information at all. Conventionally, a method has been used to detect errors using a cyclic code expressed as a generator polynomial. Either method has the drawback that the device is complicated and the equipment is expensive. The present invention has been made in view of the above drawbacks, and an object of the present invention is to provide a new parity check method that can treat all bits of information consisting of data bits and parity bits as data. .
本発明を概説するとデータと該データのパリテイとから
構成される情報を順次転送し、受信側で該情報のパリテ
イを検出するパリテイチェック方式において、該情報の
第一の情報に連なる第二の情報がすべて該第一の情報の
付属データからなることの表示と、該第二の情報のパリ
テイの表示とを該第一の情報に収納し、受信側にて前記
第一の情報により前記付属データの表示の有無を検出し
前記表示の有無のより、前記第二の情報のパリテイを該
第一の情報より該第二の情報に切替えて検出するように
したことを特徴とするものである。 本発明を実施する
のに好ましい具体的実施例を図を用いて説明する。To summarize the present invention, in a parity check method in which information consisting of data and parity of the data is sequentially transferred and the parity of the information is detected on the receiving side, a second An indication that all the information consists of the attached data of the first information and an indication of the parity of the second information are stored in the first information, and the receiving side uses the first information to display the attached data. The present invention is characterized in that the presence or absence of data display is detected, and the parity of the second information is switched from the first information to the second information and detected based on the presence or absence of the display. . Preferred specific examples for carrying out the present invention will be described with reference to the drawings.
第１図は情報の構成を示すものであり、図において情報
は８ビット構成からなり、０〜６ビット（Ｘ、Ｙ、Ｚ）
がデータフィールドであり、７ビット目（Ｐ）がデータ
のパリテイを示すフィールドである。第２図は本発明に
よる情報の構成図である。第２図において転送する情報
がＡの情報の次にＡ＋１の情報がある場合に、Ａ＋１情
報の全ビットをデータとして使用すると、Ａ＋１情報の
パリテイをＡ情報のｘフィールドに表示する。又Ａ＋１
情報が全部データであるという表示を例えば常数の７と
し、その表示７をＡ情報のＹフィールドに表示する。Ａ
情報のＺフィールドにはＡ＋１情報に対する指令を表示
する例えばＡ＋１のデータをレジスタ１にセットせよと
いうように指令を表示する。Ａ情報のＰフィールドはＡ
情報のパリテイを表示する。以上説明した本発明による
情報のパリテイチェックの回路構成を第３図に示す。１
は情報を収納するメモリ、２は読出しレジスタ、３はデ
コード回路、４はゲート回路、５はパリテイチェック回
路である。Figure 1 shows the structure of information. In the figure, the information consists of 8 bits, 0 to 6 bits (X, Y, Z).
is a data field, and the 7th bit (P) is a field indicating data parity. FIG. 2 is a configuration diagram of information according to the present invention. In FIG. 2, when the information to be transferred is information A+1 next to information A, and all bits of the A+1 information are used as data, the parity of the A+1 information is displayed in the x field of the A information. Also A+1
For example, the constant number 7 is used to indicate that the information is all data, and the display 7 is displayed in the Y field of the A information. A
In the information Z field, a command for A+1 information is displayed. For example, a command to set the data of A+1 in register 1 is displayed. The P field of A information is A
Show parity of information. FIG. 3 shows the circuit configuration of the information parity check according to the present invention described above. 1
2 is a memory for storing information, 2 is a read register, 3 is a decoding circuit, 4 is a gate circuit, and 5 is a parity check circuit.
メモリ１に例えば８ビット構成からなるマイクロ命令が
順次収納され、そのＡ＋１番目の情報が全部データであ
るとする。この際のＡ番目のＸフィールドにＡ＋１番目
の命令のパリテイ，Ａ番目の情報のＹフィールドには例
えば７が記入され−同じＺフィールドには指令，Ｐフィ
ールドにはＡ番目のパリテイが表示されている。このＡ
番目の情報を読出して、読出しレジスタ２に収納する。
読出しレジスタ２のＹフィールドにデコード回路３を接
続しその出力をゲート回路４の一方の入５力に入力し、
読出しレジスタ２のｘフィールドの出力をゲート回路４
の他方の入力に入力する。そしてゲート回路４の出力を
パリテイチェック回路５に入力する構成からなり、メモ
リ１に収納されたＡ＋１番目の命令もパリテイチェック
回路５に５入力され、、パリテイチェック回路５はゲー
ト回路４から出るＡ番目のＸフィールド即ちＡ＋１番目
情報のパリテイとメモｌ川より出るＡ＋１番目の８ビッ
トからなる９ビットが入力され、パリテイチェック回路
５にて誤りを検出する。以下この回路の動作について説
明する。デコード回路３はＡ番目の情報のＹフィールド
を検知して例えば７の表示であれば出力信号を出し、Ａ
番目の情報のＸフィールド即ちＡ＋１番目の情報のパリ
テイとともにゲート回路４に入力する。ゲート回路４は
Ａ＋１番目のパリテイをパリテイチェック回路５・に入
力する。一方メモＩ川内のＡ＋１番目の情報８ビットも
パリテイチェック回路５に入力され、パリテイチェック
回路５は両方の信号（９ビット）にてパリテイチェック
をする。Ａ＋１番目の情報が普通状態即ち８ビット中７
ビットがデータであり１ビットがパリテイとして使用さ
れる場合はデコード回路３はＡ番目の情報のＹフィール
ドが例えば７と表示されてないので動作せず、ゲート回
路４に入力されず、、ゲート回路４は働かない。従つて
パリテイ回路５は通常の７ビットデータとそのパリテイ
をメモリ１より読み出しパリテイチェックをする。以上
の説明から明らかなように、本発明のパリテイチェック
方式によれば、情報の全ビットをデータビットに使用し
得ることとなり、設備費用のかからないものとなり、本
方式を適用すれば情報伝送上きわめて有益である。Assume that the memory 1 sequentially stores microinstructions having, for example, an 8-bit configuration, and that the A+1st information is all data. At this time, the parity of the A+1st instruction is entered in the Ath X field, and for example 7 is entered in the Y field of the Ath information - the command is displayed in the same Z field, and the Ath parity is displayed in the P field. There is. This A
The th information is read out and stored in the read register 2.
Connect the decode circuit 3 to the Y field of the read register 2, input its output to one input 5 of the gate circuit 4,
The output of the x field of the read register 2 is sent to the gate circuit 4.
input to the other input. The output of the gate circuit 4 is input to the parity check circuit 5, and the A+1st instruction stored in the memory 1 is also input to the parity check circuit 5. The parity of the A-th X field, that is, the A+1-th information from the memory, and the A+1-th 8 bits from the memory I are input, and the parity check circuit 5 detects errors. The operation of this circuit will be explained below. The decoding circuit 3 detects the Y field of the A-th information and outputs an output signal if, for example, 7 is displayed.
It is input to the gate circuit 4 together with the X field of the th information, that is, the parity of the A+1 th information. The gate circuit 4 inputs the A+1st parity to the parity check circuit 5. On the other hand, the A+1st 8 bits of information in the memo I stream are also input to the parity check circuit 5, and the parity check circuit 5 performs a parity check on both signals (9 bits). A+1st information is in normal state, i.e. 7 out of 8 bits
When the bit is data and 1 bit is used as parity, the decoding circuit 3 does not operate because the Y field of the A-th information is not displayed as 7, for example, and is not input to the gate circuit 4. 4 doesn't work. Therefore, the parity circuit 5 reads the normal 7-bit data and its parity from the memory 1 and performs a parity check. As is clear from the above explanation, according to the parity check method of the present invention, all bits of information can be used as data bits, reducing equipment costs. Extremely useful.
図面の簡単な説明第１図は情報の構成を示す模式図、第
２図は本発明による情報の構成を示す模式図、第３図は
本発明による具体例を示す回路図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic diagram showing the structure of information, FIG. 2 is a schematic diagram showing the structure of information according to the present invention, and FIG. 3 is a circuit diagram showing a specific example according to the present invention.
Ａ，Ａ＋１；情報、Ｘ，Ｙ，Ｚ；データ、Ｐ；パリテイ
、５；パリテイチェック回路。A, A+1: information, X, Y, Z: data, P: parity, 5: parity check circuit.
Claims (1)
を順次転送し、受信側で該情報のパリテイを検出するパ
リテイチェック方式において、該情報の第一の情報に連
なる第二の情報が全て該第一の情報の付属データからな
ることの表示と、該第二の情報のパリテイ表示とを該第
一の情報に収納し、受信側にて該第一の情報を検出して
、該第二の情報が前記付属データでないとき、該第二の
情報にてパリテイチェックを行い、前記付属データであ
るとき前記第一情報にて該第二の情報のパリテイチェッ
クするように切替るようにしたことを特徴とするパリテ
イチェック方式。1 In a parity check method in which information consisting of data and parity of the data is sequentially transferred and the receiving side detects the parity of the information, it is assumed that all of the second information that follows the first information of the information is An indication that the first information consists of attached data and a parity indication of the second information are stored in the first information, the receiving side detects the first information, and the second information is stored in the first information. When the information is not the attached data, the parity check is performed using the second information, and when the information is the attached data, the parity check is performed on the second information using the first information. The parity check method is characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090854A JPS6053889B2 (en) | 1980-07-03 | 1980-07-03 | Parity check method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090854A JPS6053889B2 (en) | 1980-07-03 | 1980-07-03 | Parity check method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717062A JPS5717062A (en) | 1982-01-28 |
| JPS6053889B2 true JPS6053889B2 (en) | 1985-11-27 |
Family
ID=14010150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55090854A Expired JPS6053889B2 (en) | 1980-07-03 | 1980-07-03 | Parity check method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053889B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337000B2 (en) * | 1985-09-17 | 1991-06-04 | Kinki Ishiko Kk |
-
1980
- 1980-07-03 JP JP55090854A patent/JPS6053889B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337000B2 (en) * | 1985-09-17 | 1991-06-04 | Kinki Ishiko Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717062A (en) | 1982-01-28 |
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