JPH0219946A - Semiconductor file memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分立］
この発明は、゛１′導体ファイルメモリ装置（以下ファ
イルメモリ）に関し、詳しくは、データをシリアル伝送
する場合に効率よくデータの転送ができるファイルメモ
リのデータ転送方式の改良に関する。[Detailed Description of the Invention] [Industrial Application Separation] The present invention relates to a 1' conductor file memory device (hereinafter referred to as file memory), and more specifically, to a file memory device that can efficiently transfer data when serially transmitting data. Concerning improvements in memory data transfer methods.
［従来の技術］
情報処理装置（例えばコンピュータ）の外部記憶装置と
して使用される磁気記録媒体とか、ファイルメモリ等に
あっては、それが接続されて使用される情報処理装置と
の間でパラレルにデータを伝送して情報交換を行う場合
と、シリアルにデータを伝送して情報交換を行う場合と
がある。そして、後者のシリアル伝送による情報の送受
は、般にブロック転送が用いられ、ブロック転送の場合
には、一般的にはｌブロックにおける送受信データの容
量が一定とされ、いわゆる固定長ブロック転送方式でデ
ータの送受が行われる。[Prior Art] A magnetic recording medium or a file memory used as an external storage device for an information processing device (for example, a computer) is connected in parallel with the information processing device to which it is used. There are cases where information is exchanged by transmitting data and cases where information is exchanged by transmitting data serially. The latter method of sending and receiving information via serial transmission generally uses block transfer, and in the case of block transfer, the amount of data to be sent and received in one block is generally fixed, and is a so-called fixed-length block transfer method. Data is sent and received.
［解決しようとする課題］
シリアル伝送方式を採用したファイルメモ・りにあって
は、データ情報に誤り検出・訂正情報を付加して、同一
信号線で転送を行っているため、誤り検出・訂正情報を
付加する分だけ転送効率が悪くなる欠点がある。[Problem to be solved] In file memo systems that use a serial transmission method, error detection and correction information is added to data information and transferred over the same signal line, making it difficult to detect and correct errors. The disadvantage is that the transfer efficiency deteriorates as more information is added.
この発明は、このような従来技術の問題点を解決するも
のであって、シリアル伝送における情報処理速度の低下
という問題を解決し、回路構成が簡単で効率よくデータ
転送ができるファイルメモリを提供することを目的とす
る。The present invention solves the problems of the prior art, and provides a file memory that solves the problem of slow information processing speed in serial transmission and has a simple circuit configuration and can efficiently transfer data. The purpose is to
［課題を解決するための手段］
この発明の特徴は、ファイルメモリにデータをシリアル
に送る場合、そのデータのパリティ情報ＥＣＣ（Ｅｒｒ
ｏｒ Ｃｏｒｒｅｃｔ Ｃｏｄｅ。[Means for Solving the Problems] A feature of the present invention is that when data is serially sent to a file memory, parity information ECC (Err
or Correct Code.
エラーΦコレクト・コード）等の誤り検出・訂正符号若
しくは転送データの反転データ等を、情報伝送信号線と
は別の信号線を用いて独立にシリアルに転送するもので
あって、前記のような［１的を達成するためのこの発明
のファイルメモリの構成は、情報処理装置に接続され、
シリアル伝送により情報の授受を４ｘ’う゛ｌ’＝導体
ファイルメモリ装置において、入出力情報の第１の信号
線と、誤り検出情報の第２の信号線とをそれぞれ独立に
有していて、第１の信号線を介して送出された人力情報
に対する誤り検出情報を第２の信号線を介してシリアル
に受けるものである。Error detection/correction codes such as error Φ correction code) or inverted data of transferred data are transmitted independently and serially using a signal line different from the information transmission signal line, and the above-mentioned [The configuration of the file memory of the present invention to achieve the first objective is to connect the file memory to an information processing device,
A 4x'viral' = conductor file memory device that transmits and receives information by serial transmission has a first signal line for input/output information and a second signal line for error detection information independently, and a second signal line for error detection information. Error detection information for human input information transmitted via one signal line is serially received via a second signal line.
［作用コ
このように、シリアル情報転送において、入出力データ
情報とは別に誤り検出情報を送受することにより、転送
効率をアップすることができ、ファイルメモリ側の誤り
検出回路が最低比較機能だけで済むために誤り検出回路
の簡略化ができる。[Effects] In this way, in serial information transfer, by sending and receiving error detection information separately from input/output data information, transfer efficiency can be improved, and the error detection circuit on the file memory side can only use the minimum comparison function. Therefore, the error detection circuit can be simplified.
［実施例］
以ド、この発明の一実施例について図面を参照して詳細
に説明する。[Embodiment] Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、この発明によるファイルメモリを適用した一
実施例のブロック図、第２図（ａ）、（ｂ）は、それぞ
れその転送情報のフォーマットを示す説明図、第３図は
、この発明によるファイルメモリを適用した他の一実施
例のブロック図である。FIG. 1 is a block diagram of an embodiment to which the file memory according to the present invention is applied, FIGS. 2(a) and (b) are explanatory diagrams showing the format of the transfer information, respectively, and FIG. 3 is a block diagram of an embodiment to which the file memory according to the present invention is applied. FIG. 2 is a block diagram of another embodiment to which a file memory according to the above is applied.
第１図において、２０は、ファイルメモリであって、１
は、その１へ導体メモリ、２は、゛ト導体メモリ１に対
するデータバス、３は、アドレスバスである。ここで、
ファイルメモリ２０は、シリアルデータ入出力端子１０
ａと誤り検出計＋Ｅ情報人出力端子１１ａとを有してい
て、データ入出力線１０がシリアルデータ入出力端子１
０ａに接続され、誤り検出訂正データ人出力線１１が誤
り検出訂正情報入出力端子１１ａに接続されている。こ
れらの各入出力線は、ファイルメモリ２０と外部の情報
処理装置とを接続する線であって、これらの各入出力線
を介して情報処理装置はファイルメモリ２０とデータの
授受をする。In FIG. 1, 20 is a file memory, 1
1 is a conductor memory, 2 is a data bus for the conductor memory 1, and 3 is an address bus. here,
The file memory 20 has a serial data input/output terminal 10.
a and an error detector +E information person output terminal 11a, and the data input/output line 10 is connected to the serial data input/output terminal 1.
0a, and an error detection and correction data output line 11 is connected to an error detection and correction information input/output terminal 11a. Each of these input/output lines is a line that connects the file memory 20 and an external information processing device, and the information processing device exchanges data with the file memory 20 via each of these input/output lines.
ここで、データ人出力線１０は、誤り訂正符号を含まな
いシリアルデータのみの入出力線であり、誤り検出訂正
データ人出力線１１は、各シリアルデータに対応して発
生する誤り検出訂正符号情報のみの入出力線である。今
、データ人出力信号線１０で、第２図（ａ）に示すシリ
アルデータ信号１２ａ（８ビツトのデータｌ、データ２
．データ３、・・・）が情報処理装置側から転送され、
それと同期して各シリアルデータの誤り検出・訂正部’
ＡＪ 信’Ｊ （東向パリデイ）１２ｂ（１ピントのパ
リティ１．パリテ、イ２．パリティ３．・・・）が１２
１り検出会計正情報信号線１１を介してシリアルに転送
されたとする。Here, the data output line 10 is an input/output line for only serial data that does not include an error correction code, and the error detection and correction data output line 11 is an input/output line for error detection and correction code information generated corresponding to each serial data. This is the only input/output line. Now, on the data output signal line 10, the serial data signals 12a (8-bit data 1, data 2) shown in FIG.
．． Data 3,...) is transferred from the information processing device side,
At the same time, each serial data error detection/correction section'
AJ Shin'J (Higashimukai pariday) 12b (1 focus parity 1. parity, i 2. parity 3...) is 12
Assume that the detected accounting information is serially transferred via the signal line 11.
この場合、１誤り検出訂正符報信号１２ｂは、誤り情報
記憶部９に人力され、誤り情報記憶部９がこれを一時的
に順次記憶する。一方、シリアルデータ信号１２ａは、
シフトレジスタ（Ｓ／Ｐ）８で受信され、ここでパラレ
ルデータに変換すれた後にデータラッチ部６に送られて
パラレルデータとして一時的に記憶され、誤り検出・訂
ＩＥ部４に送出される。In this case, the one-error detection and correction code signal 12b is manually input to the error information storage section 9, and the error information storage section 9 temporarily stores it sequentially. On the other hand, the serial data signal 12a is
The signal is received by the shift register (S/P) 8, converted into parallel data, sent to the data latch section 6, temporarily stored as parallel data, and sent to the error detection/correction IE section 4.
誤り検出・訂正部４は、転送されたデータを受けたとき
、そのデータがバイト単位のデータであれば、バイト単
位に受信データに対応して送られたパリティ情＋ｖ（１
ビツトのパリティ１．パリティ２．パリティ３．・壷・
）を誤り検出Φ訂正情報記憶部９から受取り（又は読出
し）、このパリティ情報と受信データ（８ビツトのデー
タ１．データ２．データ３．・・拳）から算出される（
或いは生成される）パリティ情報とを比較し、誤りが無
ければ、アドレス発生部５により指定されたアドレス領
域にそのデータを書き込む。なお、この場合のシフトレ
ジスタ８のシフトクロツタ信号、データラッチ部６のデ
ータラッチタイミングの制御、誤り情報記憶部９の誤り
検出・訂正部４に対する記憶されたパリティ情報の送出
タイミングの制御、そしてアドレス発生部５のアドレス
値の設定及びその更新制御は、それぞれ制御部７からの
タイミング制御信号により行われる。When the error detection/correction unit 4 receives the transferred data, if the data is in bytes, the error detection/correction unit 4 calculates the parity information +v(1) sent corresponding to the received data in bytes.
Bit parity 1. Parity 2. Parity 3. ·pot·
) is received (or read) from the error detection Φ correction information storage unit 9, and is calculated from this parity information and received data (8-bit data 1, data 2, data 3, ... fist).
If there is no error, the data is written into the address area specified by the address generation section 5. In this case, the shift clock signal of the shift register 8, the control of the data latch timing of the data latch section 6, the control of the sending timing of the stored parity information to the error detection/correction section 4 of the error information storage section 9, and the address generation Setting and updating of address values in the unit 5 are controlled by timing control signals from the control unit 7, respectively.
さて、パリティチエツクの結果、誤りが検出された場合
には、この例では、パリティが１ビツトであるので、誤
り訂正はできない。この場合は誤り検出情報となってい
る。そこで、制御部７の制御により回路系をリセットし
て各データをクリアし、再送信号をシフトレジスタ８及
び誤り情報記憶部９にセットして半導体ファイルメモリ
２０からデータ人出力線ｌｏ、、ｉ＞り検出訂正データ
入出力線１１を介してその半導体ファイルメモリ・リー
ダライタ、ホストコンピュータ等のそれが接続された情
報処理装置に返送する。Now, if an error is detected as a result of the parity check, in this example, since the parity is 1 bit, the error cannot be corrected. In this case, it is error detection information. Therefore, under the control of the control unit 7, the circuit system is reset to clear each data, a retransmission signal is set in the shift register 8 and the error information storage unit 9, and the data is sent from the semiconductor file memory 20 to the output lines lo, , i> The detected and corrected data is returned via the input/output line 11 to the information processing device to which it is connected, such as the semiconductor file memory/reader/writer or host computer.
以１−は、情報処理装置側から送出されたデータをファ
イルメモリ２０に書込み記憶する場合であるが、逆に、
ファイルメモリ２０からデータを読出す場合には、アド
レス発生部５により指定されるアドレスからデータが誤
り検出舎訂正部４に読出されて、それがデータラッチ部
６に送られ、誤り検出・訂ＩＥ部４で読出したデータの
誤りチエツクが行われた後に、誤り検出・訂ＩＩ：、部
４で生成したそのときのデータに対応する誤り訂正符号
情報が誤り情報記憶部９へと送られる。そして、データ
ラッチ部６に記憶されたパラレルデータがシフトレジス
タ８に送られ、ここでシリアルデータに変換されてこの
変換されたデータと誤り情報記憶部９に記憶されたパリ
デイデータとが制御部７の制御により同期してデータ人
出力線１０．誤り検＋８ 、ｒ■正データ入出力線１１
を介して情報処理装置側に送出される。The following 1- is a case where data sent from the information processing device side is written and stored in the file memory 20, but conversely,
When reading data from the file memory 20, the data is read from the address specified by the address generation section 5 to the error detection/correction section 4, sent to the data latch section 6, and sent to the error detection/correction IE. After error checking of the read data is performed in the section 4, error correction code information corresponding to the current data generated in the error detection/correction section 4 is sent to the error information storage section 9. Then, the parallel data stored in the data latch unit 6 is sent to the shift register 8, where it is converted into serial data, and this converted data and the pariday data stored in the error information storage unit 9 are sent to the control unit. 7, the data output line 10. Error detection +8, r■ Positive data input/output line 11
The information is sent to the information processing device side via.
第２図（ｂ）は、情報処理装置側で機知のダミー信号を
データ列の先頭にデータとして付加したシリアルデータ
Ｆ ’ｊ ｌ ３ ａをデータ入出力信号線１０により
転送し、また１、誤り検出・訂正情報信号線１１にシリ
アルデータ信号１３ａに対して１バイト＋１ビツトの９
ビツトについて垂直パリティを１ビツトシフト毎に採り
、垂直パリティ情報１３ｂを発生して、これを誤り検出
・訂正信号線１１を介して送出する例である。FIG. 2(b) shows that serial data F'j l 3 a with a dummy signal added to the head of the data string as data on the information processing device side is transferred via the data input/output signal line 10, and 1. 9 of 1 byte + 1 bit is sent to the detection/correction information signal line 11 for the serial data signal 13a.
In this example, vertical parity is taken for each bit shift, vertical parity information 13b is generated, and this is sent via the error detection/correction signal line 11.
ファイルメモリ２０側では、これらのデータの転送をそ
れぞれ受けて、その誤り検出・訂正部４でシフトレジス
タ８からの出力であるパラレルデータを１ビツト毎ずら
せて垂直パリティを算出し、転送された垂直パリティと
比較し、誤り検出・訂正を行った後に半導体メモリ１に
書き込む。On the file memory 20 side, upon receiving each of these data transfers, the error detection/correction unit 4 shifts the parallel data output from the shift register 8 by one bit to calculate vertical parity, and calculates the vertical parity of the transferred vertical parity. It is written into the semiconductor memory 1 after comparing it with parity and performing error detection and correction.
第３図は、データ入出力信号線１０に対応する第１のデ
ータ入出力信号線２１がシリアルデータ入出力端子２１
ａに接続され、誤り検出・訂正情報信号線・線１１に対
応する誤り検出・訂正情報として第２のデータ人出力信
号線２２が誤り検出訂正情報入出力端子２１ａに接続さ
れているファイルメモリを小している。In FIG. 3, the first data input/output signal line 21 corresponding to the data input/output signal line 10 is connected to the serial data input/output terminal 21.
a, and a second data output signal line 22 as error detection/correction information corresponding to the error detection/correction information signal line/line 11 connects to the error detection/correction information input/output terminal 21a. It's small.
ここで、情報処理装置は、第１のデータ入出力（＋’ｊ
””Ｊ線２１で送られるデータのに位と下位ビットの
順序を逆にした逆順のデータを第２のデータ入出力信号
線２２を介して送出する。Here, the information processing device performs the first data input/output (+'j
``'' Data sent via the second data input/output signal line 22 is sent in reverse order, with the order of the first and lower bits of the data sent via the J line 21 being reversed.
第１．第２のデータ人出力信号２１．２２により転送さ
れたデータは、各々、情報送受信部２０ａ、２０ｂで受
信され、シフトレジスタ（Ｓ／Ｐ）１９ ａ％ １９
ｃによりパラレルデータに変換され、情報比較部１４
に送られる。情報比較部１４において、各桁のビットが
比較されてデータが−ａした場合に、情報比較部１４か
らのデータが送受信分離部１５に送られて、−旦ここに
保持され、データバス１７を介してアドレス発生部１６
によりｔｈ定したアドレス領域に受信したデータが書込
まれる。なお、１８は、アドレスバスである。1st. The data transferred by the second data output signals 21 and 22 are received by the information transmitting and receiving sections 20a and 20b, respectively, and are transferred to the shift register (S/P) 19a% 19
c is converted into parallel data, and the information comparison unit 14
sent to. In the information comparison section 14, when the bits of each digit are compared and the data is -a, the data from the information comparison section 14 is sent to the transmission/reception separation section 15, where it is held for the time being, and the data bus 17 is Address generator 16 via
The received data is written into the address area determined by th. Note that 18 is an address bus.
この場合、両信号線に、同時に１．／イズ等の影響があ
っても、破壊されるデータのビット位置が異なるため、
即座に誤りの検出ができ、かつ誤り内容によっては誤り
訂正も可能である。In this case, 1. Even if there is an influence of
Errors can be detected immediately, and errors can be corrected depending on the content of the error.
一方、送信の場合には、半導体メモリ１から読出された
データが一旦送受信情報分離部１５に保持され、ここで
、読出しデータの誤りチエツクが行われて、誤り訂正符
号情報として読出しデータを−Ｌ位からＦ位へと逆に並
べた逆順情報が生成され、これと読出しデータとがシフ
トレジスタ（Ｐ／５）１９ｄ、１９ｂにそれぞれ送られ
てパラレルデータがシリアルミデータに変換され、それ
ぞれ情報送受信部２０ａ、２０ｂを経て第１のデータ人
出力信号線２１．第２のデータ入出力信号線２２を介し
て情報処理装置側に送出される。On the other hand, in the case of transmission, the data read from the semiconductor memory 1 is temporarily held in the transmission/reception information separation section 15, where an error check of the read data is performed and the read data is converted to -L as error correction code information. Reverse order information arranged in reverse order from position to F is generated, and this and read data are sent to shift registers (P/5) 19d and 19b, respectively, and parallel data is converted to serial data, and information is transmitted and received. A first data output signal line 21 . It is sent to the information processing device side via the second data input/output signal line 22.
以上説明してきたが、実施例では、垂直パリティと逆順
情報とを誤り検出Φ訂正情報としているが、誤り検出情
報或いは誤り検出訂正情報として転送する情報は、垂直
パリティだけでなく、先に送出したデータとの関係も含
めての水平、垂直バリデイのＦＣＣをはじめとして、Ｂ
ＣＣ（Ｂｌａｃｋ Ｃｈｅｃｋ Ｃｈａｒａｃｔ
ｅｒ）、ＣＲＣ１反転情報等、種々の情報を採用し得る
。特に、誤り計重機能のある情報ばかりでな（、誤り検
出ができる情報であればどのような情報であってもよい
。As explained above, in the embodiment, vertical parity and reverse order information are used as error detection Φ correction information, but the information transferred as error detection information or error detection and correction information is not only vertical parity, but also the information transmitted earlier. B
CC (Black Check Character
er), CRC1 inversion information, etc. can be employed. In particular, it is not limited to information that has an error weighing function (it may be any information that can detect errors).
「発明の効果コ
以」−説明したように、この発明では、シリアル情報転
送において、入出力データ情報とは別に誤り検出情報を
送受することにより、転送効率をアップすることができ
、ファイルメモリ側の誤り検出回路が最低比較機能だけ
で済むために誤り検出回路の簡略化ができる。"Effects of the Invention" - As explained, in this invention, in serial information transfer, by sending and receiving error detection information separately from input/output data information, transfer efficiency can be increased, and the file memory side The error detection circuit can be simplified because it only requires a comparison function.
第を図は、この発明によるファイルメモリを適用した−
・実施例のブロック図、第２図（ａ）、（ｂ）・は、そ
れぞれその転送情報のフォーマットを小す説明図、第３
図は、この発明によるファイルメモリを適用した他の一
実施例のブロック図である。
１・・・’＋４導体メモリ、２．１７・・・データバス
、３．１８・・・アドレスバス、４・・・誤り検出訂正
部、５．１６・・・アドレス発生部、６・・・データラ
ッチ部、７・・・制御部、８・・・シフトレジスタ、９
・・・誤り検出訂正情報記憶部、
１０．２１．２２・・・データ入出力信シナ線、１１・
・・誤り検出串打正信号線、
１２ａ・・・シリアルデータ信号、
１２ｂ・・・誤り検出・訂正信号、
１３ａ・・・シリアルデータイ５号、
１３ｂ・・・垂直パリティ情報、
１４・・・情報比較部、１５・・・送受情報分離部。
第 １ 図
第 ２ 図
（ａ）
特許出願人 日立マクセル株式会社Figure 3 shows the application of the file memory according to the present invention.
・The block diagram of the embodiment, FIG.
The figure is a block diagram of another embodiment to which the file memory according to the present invention is applied. 1...'+4 conductor memory, 2.17... data bus, 3.18... address bus, 4... error detection and correction section, 5.16... address generation section, 6... Data latch section, 7... Control section, 8... Shift register, 9
...Error detection and correction information storage unit, 10.21.22...Data input/output signal line, 11.
...Error detection skewer driving signal line, 12a...Serial data signal, 12b...Error detection/correction signal, 13a...Serial data No. 5, 13b...Vertical parity information, 14...Information Comparison section, 15... Transmission/reception information separation section. Figure 1 Figure 2 (a) Patent applicant Hitachi Maxell, Ltd.
Claims (2)
報の授受を行う半導体ファイルメモリ装置において、入
出力情報の第１の信号線と、誤り検出情報の第２の信号
線とをそれぞれ独立に有し、第１の信号線を介して送出
された入力情報に対する誤り検出情報を第２の信号線を
介してシリアルに受けることを特徴とする半導体ファイ
ルメモリ装置。(1) In a semiconductor file memory device that is connected to an information processing device and exchanges information through serial transmission, the first signal line for input/output information and the second signal line for error detection information are independently provided. A semiconductor file memory device characterized in that the device serially receives error detection information for input information transmitted via the first signal line via the second signal line.
１の信号線を介して受けた入力情報をパラレルデータに
変換するシフトレジスタと、第２の信号線を介して受け
た前記誤り・訂正情報を記憶する記憶部と、前記入力情
報から誤り検出・訂正情報を生成してこれと送られた前
記誤り検出・訂正情報とを比較し、誤り検出を行い、か
つ訂正可能な場合には訂正を行う誤り検出・訂正回路と
を備えることを特徴とする請求項１記載の半導体ファイ
ルメモリ装置。(2) The error detection information is error detection/correction information, and includes a shift register that converts input information received via the first signal line into parallel data, and a shift register that converts the input information received via the first signal line and the error received via the second signal line. - A storage unit that stores correction information, generates error detection/correction information from the input information, compares this with the sent error detection/correction information, performs error detection, and if correction is possible. 2. The semiconductor file memory device according to claim 1, further comprising an error detection/correction circuit for performing correction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170079A JPH0219946A (en) | 1988-07-08 | 1988-07-08 | Semiconductor file memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170079A JPH0219946A (en) | 1988-07-08 | 1988-07-08 | Semiconductor file memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0219946A true JPH0219946A (en) | 1990-01-23 |
Family
ID=15898253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170079A Pending JPH0219946A (en) | 1988-07-08 | 1988-07-08 | Semiconductor file memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219946A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182981A (en) * | 2003-04-17 | 2009-08-13 | Phoenix Contact Gmbh & Co Kg | Method and apparatus for packet-oriented transmission of security-relevant data |
| JP2011228932A (en) * | 2010-04-20 | 2011-11-10 | Mitsubishi Electric Corp | Network system |
-
1988
- 1988-07-08 JP JP63170079A patent/JPH0219946A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182981A (en) * | 2003-04-17 | 2009-08-13 | Phoenix Contact Gmbh & Co Kg | Method and apparatus for packet-oriented transmission of security-relevant data |
| US8375217B2 (en) | 2003-04-17 | 2013-02-12 | Phoenix Contact Gmbh & Co. Kg | Process and device for the packet-oriented transmission of security-relevant data |
| JP2011228932A (en) * | 2010-04-20 | 2011-11-10 | Mitsubishi Electric Corp | Network system |
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