SU649152A1

SU649152A1 - Code combination analysis arrangement

Info

Publication number: SU649152A1
Application number: SU762415519A
Authority: SU
Inventors: Вячеслав Васильевич Белов; Анатолий Афанасьевич Гладких
Original assignee: Военная Ордена Ленина Краснознаменная Академия Связи Им. С.М.Буденного
Priority date: 1976-10-25
Filing date: 1976-10-25
Publication date: 1979-02-25

Description

1one

Изобретение относитс к св зи, а именно , к технике передачи дискретной информации и может использоватьс в аппаратуре передачи данных с решающей обратной св зью.The invention relates to communication, namely, to a technique for transmitting discrete information and can be used in data transmission equipment with decisive feedback.

Известно устройство анализа кодовых комбинаций, содержащее блок декодировани , первый выход которого через последовательно соединенные регистр блокировки и блок управлени подключен к первому входу первого блока пам ти, второй вход которого соединен с первым входом второго блока пам ти, с первым входом блока мажоритарного сложени , с первым входом выходного накопител и с выходом приемного накопител , вход которого соединен с входом блока декодировани , второй выход которого через блок сравнени подключен к второму входу блока управлени и к первому входу запоминающего блока, выход которого подключен к другому входу блока сравнени , дополнительный вход которого соединен с вторым входом запоминающего блока, с вторым входом второго блока пам ти и с выходом блока управлени , а выходы первого и второго блоков пам ти подключены к второму и третьему входам блока мажоритарного сложени , при этом выход второго блока пам ти подключен к второму входу выходного накопител , а также дополнительный блок декодировани , выход которого подключен к другому входу регистра блокировки 1.A device for analyzing code combinations is known comprising a decoding unit, the first output of which is connected to the first input of the first memory block, the second input of which is connected to the first input of the second memory block, via the serial input of the first block through the serial output of the first memory block. the first input of the output accumulator and with the output of the reception accumulator, the input of which is connected to the input of the decoding unit, the second output of which through the comparison unit is connected to the second input of the unit control and to the first input of the storage unit, the output of which is connected to another input of the comparison unit, the auxiliary input of which is connected to the second input of the storage unit, to the second input of the second memory block and to the output of the control unit, and the outputs of the first and second memory blocks are connected to the second and third inputs of the major addition unit; the output of the second memory unit is connected to the second input of the output accumulator, as well as an additional decoding unit, the output of which is connected to another input of the register b locking 1.

Однако известное устройство имеет недостаточную скорость передачи информации, что приводит к увеличению времени анализа .However, the known device has an insufficient speed of information transfer, which leads to an increase in analysis time.

Целью изобретени вл етс уменьщение времени анализа.The aim of the invention is to reduce the analysis time.

Дл этого в устройство анализа кодовых комбинаций, содержащее блок декодировани , первый выход которого через последовательно соединенные регистр блокировки и блок управлени подключен к первому входу первого блока пам ти, второй вход которого соединен с первым входом второго блока пам ти, с первым входом блока мажоритарного сложени , с первым входом выходного накопител и с выходом приемного накопител , вход которого соединен с входом блока декодировани , второй выход которого через блок сравнени подключен кFor this, a code decoding unit containing a decoding unit, the first output of which is connected via a serially connected lock register and control unit to the first input of the first memory block, the second input of which is connected to the first input of the second memory block, is connected to the first input of the majority adding unit. , with the first input of the output accumulator and with the output of the receiving accumulator, the input of which is connected to the input of the decoding unit, the second output of which is connected to

второму входу блока управлени5г и к первому входу запоминающего блока, выход которого подключен к другому входу блока сравнени , дополнительный вход которого соединен с вторым входом запоминающего блока, с вторым входом второго блока пам ти и с выходом блока управлени , а выходы первого и второго блоков пам ти подключены к второму и третьему входам блока мажоритарного сложени , при этом выход второго блока пам ти подключен к второму входу выходного накопител , а также дополнительный блок декодировании , выход которого подключен к другому входу регистра блокировки, введены последовательно соединенные счетчик числа стираний и блок исправлени стираний, при этом первый вход счетчика числа стираний соединен с выходом блока мажоритарного сложени , четвертый вход которого соединен с вторым входом счетчика числа стираний, с вторым входом блока исправлени стираний, с другим входом регистра блокировки,с дополнительным выходом блока управлени и с третьим входом выходного накопител , четвертый вход которого соединен с входом дополнительного блока декодировани и с выходом блока исправлени стираний, третий вход которого соединен с первым входом блока мажоритарного сложени , при этом выход дополнительного блока декодировани подключен к третьему входу второго блока пам ти.the second input of the control unit 5g and to the first input of the storage unit, the output of which is connected to another input of the comparison unit, the additional input of which is connected to the second input of the storage unit, to the second input of the second memory unit and to the output of the control unit They are connected to the second and third inputs of the major addition unit, while the output of the second memory unit is connected to the second input of the output accumulator, as well as an additional decoding unit, the output of which is connected to g to the other input of the lock register, the erase number counter and erase correction block are entered in series, the first input of the erase number counter is connected to the output of the major addition block, the fourth input of which is connected to the second input of the erase number counter, with the second the input of the lock register, with the additional output of the control unit and with the third input of the output accumulator, the fourth input of which is connected to the input of the additional decoding unit and the output of the erasure correcting unit, the third input of which is connected to the first input of the majority addition unit, while the output of the additional decoding unit is connected to the third input of the second memory unit.

На чертеже приведена структурна электрическа схема предложенного устройства.The drawing shows a structural electrical circuit of the proposed device.

Устройство анализа кодовых комбинаций содержит блок декодировани 1, первый выход которого через последовательно соединенные регистр 2 блокировки и блок управлени 3 подключен к первому входу первого блока пам ти 4, второй вход которого соединен с первым в.ходом второго блока пам ти 5, с первым входом блока 6 мажоритарного сложени , с первым входом выходного накопител 7 и с выходом приемного накопител 8, вход которого соединен с входом блока декодировани 1, второй выход которого через блок сравнени 9 подключен к второму входу блока управлени 3 и к первому входу запоминающего блока 10, выход которого подключен к другому входу блока сравнени 9, дополнительный вход которого соединен с вторым входо.м запо.минающего блока 10, с вторым входом второго блока пам ти бис выходом блока управлени 3, а выходы первого и второго блоков пам ти 4 и 5 подключены к второму и третьему входам блока 6, при этом выход второго блока пам ти 5 подключен к второму входу выходного накопител 7, а также дополнительный блок декодировани И, выход которого подключен к другому входу регистра 2. Устройство содержит также последовательно соединенные счетчик 12 числа стираний и блок 13 исправлени стираний , при этом первый вход счетчика 12 соединен с выходом блока 6, четвертый вход которого соединен с вторым входом счетчика 12, с вторым входом блока 13, с другим входом регистра 2, с дополнительным выходом блока управлени 3 и с третьим входом выходного накопител 7, четвертый вход которого соединен с входом дополнительного блока декодировани 11 и с выходом блока 13, третий вход которого соединен с первым входом блока 6, при этом выход дополнительного блока декодировани 11 подключен к третьему входу второго блока пам ти 5.The code combination analysis device comprises a decoding unit 1, the first output of which is connected through the serially connected lock register 2 and the control unit 3 is connected to the first input of the first memory block 4, the second input of which is connected to the first input of the second memory 5, to the first input the major addition unit 6, with the first input of the output accumulator 7 and with the output of the reception accumulator 8, the input of which is connected to the input of the decoding unit 1, the second output of which through the comparison unit 9 is connected to the second input of the unit y 3 and to the first input of the storage unit 10, the output of which is connected to another input of the comparison unit 9, whose auxiliary input is connected to the second input of the closing unit 10, to the second input of the second memory block bis output of the control unit 3, and outputs the first and second memory blocks 4 and 5 are connected to the second and third inputs of block 6, while the output of the second memory block 5 is connected to the second input of output accumulator 7, as well as an additional decoding block AND whose output is connected to another input of register 2. Device The tel also contains a series 12 eraser connected in series and an erase correction unit 13, the first input of counter 12 is connected to the output of block 6, the fourth input of which is connected to the second input of counter 12, to the second input of block 13, to another input of register 2, s an additional output of the control unit 3 and the third input of the output accumulator 7, the fourth input of which is connected to the input of the additional decoding unit 11 and the output of the block 13, the third input of which is connected to the first input of the block 6, while the output is supplemented nogo decoding unit 11 is connected to the third input 5 of the second memory block.

Устройство работает следующим образом .The device works as follows.

На вход блока декодировани 1 и параллельно на вход приемного накопител 8 поэлементно поступают п-элементные кодовые комбинации. В случае необнаружени ошибок в блоке декодировани 1 п элементов прИ п той комбинации с выхода приемного накопител 8 поступают на вход выходного накопител 7, с выхода которого в случае необнаружени ошибки в следуюшей кодовой комбинации «К информационных элементов поступают на выход устройства.To the input of the decoding unit 1 and in parallel to the input of the receiving storage unit 8, elementwise code combinations arrive elementwise. In the event that errors are not detected in the decoding unit 1 элементов of the elements of the END combination from the output of the receiving storage device 8, they are fed to the output of the output storage device 7, the output of which, in case of failure to detect an error, is sent to the device output.

При обнаружении ошибок в прин той комбинации сигналом с выхода блока декодировани 1 запускаетс регистр 2, а сигналом с выхода блока управлени 3 блокируетс выход выходного накогштел 7 на врем приема (h + 2) кодовых комбинаций. При этом «К элементов комбинации, предшествующей ошибочной, записанные в выходном накопителе 7, стираютс . Одновременно сигналом с выхода блока управлени 3 открываетс информационный вход блока пам ти 5 и вход запоминающего блока 10, л элементов прин той с ошибкой комбинации и (h-1) следующих за ней комбинаций записываютс в соответствующие разр ды блока пам ти 5, а их признаки - в соответствующие разр ды запоминающего блока 10. Во врем повторного приема запрашиваемой комбинации регистр 2 сигналом с блока управлени 3 запускаетс вновь независимо от исхода декодировани этой комбинации.When errors are detected in the received combination, the output signal from the decoding unit 1 triggers register 2, and the output signal from the control unit 3 blocks the output of the output pin 7 for the reception time (h + 2) of the code combinations. In this case, "To the elements of the combination preceding the erroneous, recorded in the output drive 7, are erased. At the same time, a signal from the output of the control unit 3 opens the information input of the memory 5 and the input of the memory 10, l of the elements received with an error combination and (h-1) of the following combinations are written into the corresponding bits of the memory 5, and their signs - to the corresponding bits of the storage unit 10. During the repeated reception of the requested combination, the register 2 with the signal from the control unit 3 is restarted regardless of the decoding outcome of this combination.

В случае отсутстви ошибок в запрашиваемой комбинации при повторении на выходе блока сравнени 9 после приема каждой комбинации, попавшей под блокировку, образуетс соответствующий правильному приему сигнал. В соответствии с сигналом блока управлени 3 повтор емые комбинации записываютс на вход выходного накопител 7 непосредственно с выхода приемного накопител 8 или с выхода блока пам ти 5.If there are no errors in the requested combination, when a comparison 9 is repeated at the output of the block, after receiving each combination that has fallen under the lock, a signal corresponding to the correct reception is formed. In accordance with the signal of the control unit 3, the repeated combinations are written to the input of the output storage unit 7 directly from the output of the receiving storage unit 8 or from the output of the storage unit 5.

Claims

1. For the number of 2075115/09, cl. H 04 L 1/10, 1974, by which the decision on the issuance of the author's certificate was made.