Изобретение относитс к вычислительной технике и можег быть исполь зовано в цифровых управл ющих систе мах и комплексах, к которым предъ в л ютс высокие требовани к их наде ности и безотказной работе в течени длительного срока эксплуатации. Известно резервированное запоми,нающее устройство, которое содержит три идентичных канала, выходы которых через мажъритарный блок подключены к исполнительным органам С1 J. Недостатком этого устройства вл етс снижение надежности при длительном сроке эксплуатации. Наиболее близким техническим решением к изобретению вл етс резер вированное запоминающее устройство, содержащее блоки пам ти, выходы кот рых через мажоритарный блок подключены к входам регенерации блоков па м ти 2. Недостатками известного устройст ва вл ютс недостаточное врем непрерывной работы,возможность частич ной или полной потери информации пр выходе из стро элементов или п.ри возникновении однократного сбо в в узлах регенерации информации блоков пам ти, особенно при работе а т желых услови х эксплуатации,, резких изменени х климатических условий , услови х повышенных помех, что снижает надежность устройства. I , Дель изобретени - повышение надежности резервированного запоминающего устройства. Поставленна цель достигаетс тем, что в резервированное запоминающее устройство, содержащее основные блоки пам ти и мажоритарный блок,выход которого соединен с вхо дами регенерации основных блоков пам ти, введены вычислитель контрольной суммы, блок пере(лючени каналов, дополнительные блоки пам ти и элементы 2И-ИЛИ, первые и вторые входы которых подключены соответственно к выходам основных и дополнительных блоков пам ти, выходы к входам мажоритарного блока, а третьи и четвертые входы - соответственно к первому и второму выхо-/ дам блока переключени каналов, тре тий и четвертый выходы которого сое динены соответственно с первыми управл ющими входами основных и допол нительных блоков пам ти, щ первый вход подключен к вторым управл ющим входам основных и дополнительных блоков пам ти и вл етс входом обращени устройства, причем входы регенерации дополнительных блоков пам ти соединены с выходом мажоритарного блока и входами вычислител контрольной суммы, выход которого подключен к в-торому входу блока переключени каналов, а управл ющий вход, вл етс входом сигнала последнего адреса устройства . Кроме того, блок переключени каналов содержит регистр, первый три|- гер, элемент ИЛИ, элементы И и генератор временных сигналов, выход которого подключен к.первому входу элемента ИЛИ, выход которого соединен с установочным входом регистра и счетным входом первого триггера, выходы которого подключены соответственно к первым входам первого и второго элементов И, вторые входы которых соединены с выходом регистра и первым входом третьего элемента И, выход которого подключен к второму входу элемента ИЛИ, а второй вход соединен со счетным входом регистра и вл етс первым входом блока, вторым входом которого вл етс третий вход третьего элемента И, выходами блока с первого по четвертый вл ютс соответственно первый и второй выходы первого триггера и выходы первого и второго элементов И При этом вычислитель контрольной суммы содержит второй триггер, элемент И-НЕ и сумматор по модулю два, входы которого вл ютс входами вычислител , а выходы соединены с входами элемента И-НЕ, выход которого подключен к первому входу второго триггера, второй вход и выход которого вл ютс соответственно управл ющим входом и выходом вычислител . На чертеже представлена функциональна схема предлагаемого устройства . Резервированное запоминающее устройство содержит основные 1-3 и дополнительные 4-6 блоки пам ти, блок 7 переключени каналов, вычислитель 8 контрольной суммы, первый 9i второй 10 и третий 11 элементы 2И-ИЛИ и мажоритарный блок- 12, вход 13 обращени и вход I сигнала последнего адреса. Блок переключени каналов содержит генератор 15 временных си|- налов, первый триггер 16, элемент 3 или 17, первый 18 и второй 19 эл менты И, регистр 20 и третий элемен И 21. Вычислитель контрольной суммы содержит сумматор 22 по модулю два, элемент И-НЕ 23 и второй триггер . Устройство-выполнено на стандарт ных элементах типа 1601РР26. Устройство работает следующим об разом. В исходном состо нии в блоки 1-6 по всем адресам записываетс иденти на информаци . По последнему адрес записываетс контрольное число. Три геры 16 и 2k и регистр 20 наход тс в положении О. По первому сигналу Обращение на входе 13, поступающему на управл ющие входы блоков 1информаци из блоков 1-3 пам ти через элементы 2И-ИЛИ и блок 12 поступает на вход сумматора 22, в к тором накапливаетс , и на информационные входы блоков 1-6. При этом на первые управл ющие, входы блоков,1-6 с выходов элементо И 18 и 19 поступает сигнал О, запрещающий регенерацию информации. В случае если информаци , считан на ,из блоков 1-3 пам ти, правильна , на выходах сумматора 22 будут единичные сигналы высокого уровн , которые через элемент И-НЕ 23, инве тиру сь, поступают на первый вход триггера 2k, на второй вход 1 кото рого поступает сигнал последнего адреса. Таким образом, если информаци , полученна с блоков 1-3 правильна , по последнему адресу подве ждаетс состо ние О триггера 24, Сигнал О которого запрещает прохо дение второго сигнала Обращение с входа 13 через элементы И 21 и ИЛИ 17 на вход триггера 16. Второй сигнал Обращение переключает регистр 20 в положение Два, при котором сигнал с его выхода через элемент И 18 поступает на первые управл ющие входы блоков -6, разреша в них регенерацию информации сигналами из блоков 1-3 пам ти. В случае, если информаци , полученна с выходов блоков 1-3 неправильна , на выходах сумматора 22 по окончании опроса зафиксируетс число, не соответствующее 1 во всех разр дах. Сигнал последнего адреса 1 переключает триггер 2k в состо ние 1 Второй сигнал Обращение с входа 13 устанавливает регистр 20 в состо ние О и через элементы И 21 и ИЛИ 17 переключает триггер 1б в протиаЪположное состо ние. При этом информаци с.выхо,.ов блоков+-6 поступает в вычислитель 8. Если информаци правильна , следующий сигнал .Обращение переключает регистр 20 в состо ние Два, причем сигнал с его выхода через элемент И 18 разрешает перезапись (регенерацию) информации из блоков -6 в блоки 1-3, т.е. вычислитель 8, зафиксировав ошибку в информации в блоках 1-3, с помощью блока 7 производит корректировкуинформации в этих блоках. Сигнал с выхода генератора 15 (период которого выбирветс исход из условий эксплуатации и должен быть меньше времени, гарантирующего сохранность информации в блоках 1-6) через элемент ИЛИ 17 поступает на вход триггера 1б и установочный вход регистра 20, переключает триггер 16, который поочеред-. но разрешает регенерацию информации из блоков 1-3 в блоки «-6 и обратно. Таким образом, построение резервированного запоминающего устройства по данной структуре при первом обращении позвол ет проконтролировать выходную информацию, по второму обращению осуществить - перезапись ( регенерировать ) информацию в резервные блоки пам ти, в случае выхода из стро узлов регенерации или какого-либо сбо , и произвести запрет регенерации и переключение каналов блоков пам ти. Это позвол ет исключить потерю информации , увеличить врем непрерывной работы и повысить надежность резервированного запоминающего устройства. Врем непрерывной работы без потери информации увеличиваетс до времени гарантированного ресурса работы накопительного элемента (10000 ч) так как в каждом блоке пам ти происходит обновление информации через врем , равное периоду регенерации, задаваемому генератором 15, и при периоде регенерации до 100 ч врем сохранности информации в блоках 1-6 УДб соответствовать времени максимальной наработки 10 ч (т.е. ресурсу работы накопительного элемента) при количестве циклов перезаписи информации , не превышающем заданное в ТУ на накопительный элемент. Технико-экономическое преимущество предлагаемого устройства заключаетс в его более высокой надежности по сравнению с и звестным.The invention relates to computing and can be used in digital control systems and complexes to which high demands are placed on their reliability and trouble-free operation over a long service life. A well-known backup memory is a device that contains three identical channels, the outputs of which through the major block are connected to the executive bodies C1 J. The disadvantage of this device is a decrease in reliability with a long service life. The closest technical solution to the invention is a backed-up memory device containing memory blocks, the outputs of which through the majority block are connected to the regeneration inputs of memory blocks 2. The disadvantages of the known device are insufficient continuous operation time, the possibility of partial or complete loss of information in the event of a breakdown of elements or in the event of a single failure in the information regeneration nodes of the memory blocks, especially when operating under severe operating conditions, sharp changes climatic conditions, conditions of increased interference, which reduces the reliability of the device. I, Del invention — Improving the reliability of a redundant storage device. The goal is achieved by the fact that a checksum calculator, a switch sum block (channel switching, additional memory blocks and elements 2 and 2) are entered into a backup memory device containing the main memory blocks and the majority block whose output is connected to the regeneration inputs of the main memory blocks. - OR, the first and second inputs of which are connected respectively to the outputs of the main and additional memory blocks, the outputs to the inputs of the majority block, and the third and fourth inputs - respectively to the first and second outputs / ladders the channel switching location, the third and fourth outputs of which are connected to the first control inputs of the main and additional memory blocks, the first input is connected to the second control inputs of the main and additional memory blocks and is a device access input, and the inputs regeneration of additional memory blocks are connected to the output of the majority unit and the inputs of the checksum calculator, the output of which is connected to the second input of the channel switching unit, and the control input is the input Igna last device address. In addition, the channel switching block contains the register, the first three | - the ger, the OR element, the AND elements and the time signal generator, the output of which is connected to the first input of the OR element, the output of which is connected to the register setup input and the counting input of the first trigger, whose outputs connected respectively to the first inputs of the first and second And elements, the second inputs of which are connected to the register output and the first input of the third And element, the output of which is connected to the second input of the OR element, and the second input is connected to the counting the register input is the first input of the block, the second input of which is the third input of the third element AND, the outputs of the first to fourth block are respectively the first and second outputs of the first trigger and the outputs of the first and second AND elements. The checksum calculator contains the second trigger The NAND element and the modulo adder two, whose inputs are the inputs of the transmitter, and the outputs are connected to the inputs of the NAND element whose output is connected to the first input of the second trigger, the second input and output of which are Respectively, the control input and output of the transmitter. The drawing shows a functional diagram of the device. The reserved memory device contains 1-3 main and additional 4-6 memory blocks, channel switching block 7, checksum calculator 8, first 9i second 10 and third 11 elements 2И-OR and majority block 12, access 13 access and input I signal last address. The channel switching block contains a generator of 15 time codes, the first trigger 16, element 3 or 17, the first 18 and second 19 I elements, the register 20 and the third element I 21. The checksum calculator contains modulo two adder 22, And -NOT 23 and second trigger. The device is made on standard elements of type 1601РР26. The device works as follows. In the initial state, in blocks 1-6 at all addresses is recorded identically on the information. At the last address, the control number is recorded. Three heras 16 and 2k and register 20 are in the O position. On the first signal Appeal at input 13 arriving at the control inputs of blocks 1 information from memory blocks 1–3 via elements 2I-OR and block 12 is fed to the input of adder 22, Into the torus accumulates, and on the information inputs of blocks 1-6. At the same time, the first control, block inputs, 1-6 from the outputs of the elements 18 and 19, receives a signal O, prohibiting the regeneration of information. If the information is read from memory blocks 1–3, it is correct, the outputs of adder 22 will be single high-level signals that, through an IS-NOT element 23, enter into the first input of the trigger 2k, to the second input 1 which receives the last address signal. Thus, if the information received from blocks 1–3 is correct, the O address of Trigger 24 is terminated at the last address, the Signal O of which prohibits the passage of the second signal. Circulation from input 13 through AND 21 and OR 17 elements to trigger input 16. Second The signal Turns the register 20 into position Two, in which the signal from its output through the And 18 element goes to the first control inputs of the blocks-6, allowing them to regenerate information from the blocks 1–3 of the memory. In the event that the information received from the outputs of blocks 1-3 is incorrect, a number that does not correspond to 1 in all bits will be fixed at the outputs of adder 22 at the end of the survey. The signal of the last address 1 switches the flip-flop 2k to the state 1 The second signal Addressing input 13 sets the register 20 to the state O and switches AND through the elements 21 and OR 17 to the flip-flop 1b to the opposite position. At the same time, the information of the output, blocks of + -6 enters the calculator 8. If the information is correct, the next signal. Turning the register 20 into state Two, and the signal from its output through the And 18 element allows overwriting (regeneration) of information from blocks -6 in blocks 1-3, i.e. the transmitter 8, fixing an error in the information in blocks 1-3, using block 7, makes an adjustment of the information in these blocks. The signal from the output of the generator 15 (the period of which is chosen based on the operating conditions and should be less than the time guaranteeing the safety of information in blocks 1-6) through the OR element 17 enters the input of the trigger 1b and the setup input of the register 20, switches the trigger 16, which alternately . but allows the regeneration of information from blocks 1-3 to blocks “-6 and back. Thus, the construction of a backup storage device for this structure during the first access allows you to control the output information, on the second request to carry out - rewrite (regenerate) information in the backup memory blocks, in case of failure of the regeneration nodes or any failure, and produce regeneration inhibition and switching of channels of memory blocks. This eliminates the loss of information, increases the time of continuous operation and increases the reliability of the redundant storage device. The time of continuous operation without loss of information is increased to the time of the guaranteed life of the storage element (10,000 hours), since in each memory block the information is updated at a time equal to the regeneration period specified by the generator 15, and during the regeneration period up to 100 hours Blocks 1-6 UDB correspond to the time of maximum operating time of 10 hours (i.e. the life of the accumulative element) with the number of information rewriting cycles not exceeding the one specified in the DUT for the accumulative email ement The technical and economic advantage of the proposed device lies in its higher reliability in comparison with the well-known one.
ЛL
2424