SU1312584A1

SU1312584A1 - Super-fast internal storage

Info

Publication number: SU1312584A1
Application number: SU853941637A
Authority: SU
Inventors: Рудольф Вачеевич Оганян
Original assignee: Предприятие П/Я А-7390
Priority date: 1985-08-06
Filing date: 1985-08-06
Publication date: 1987-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени запоминающих устройств высокопроизводительных ЭВМ, имеющих систему отрицательной или многоуровней пам ти . Цель изобретени - повышение надежности устройства. Сверхоперативное запоминающее устройство содержит блок 1 пам ти данных, блок 2 сравнени , блок 3 управлени , блок 4 пам ти индексов, блок 5 пам ти кодов замещени , регистр 6, блок 7 преобразовани кодов, блок 8 контрол , корректор 9 одиночной оищбки, информационные 10, адресные II и индексные 12 входы, выходы 13. В соответствии с адресом на входе 11 в блоки 1 и блок 4 записываютс данные с входа 10 и индекс с входа 12 или считываютс на выход 13 и на из входов блока 2. Блок 2 определ ет нахождение требуемых данных в блоке 1 и иницни|п - ет блок 3 на формирование управл ющих сигналов дл выдачи данных на выхо.ч 13. При записи данные в соответствии с кодом, хранимым в б. юке 5 (алгоритмом замен1е- ни ), записываютс по адресу в блок 1, а блок 7 формирует новое значение кода алгоритма и записывает его в блок 5. Б.чок 8 осу1Г1ест 5л ет контроль по модулю два информации , считываемой из блока 5, и вырабатывает curna. i разре1иени работы корректора 9, исправл ющего 11Н(}зормацию, хран щуюс в регистре 6. 1 з.н. ф-лы, 4 нл. (О слThe invention relates to computing and can be used to build high-performance computer storage devices having a negative or multi-level memory system. The purpose of the invention is to increase the reliability of the device. The high-speed memory device contains data memory block 1, comparison block 2, control block 3, index memory block 4, replacement code memory block 5, register 6, code conversion block 7, control block 8, single special corrector 9, information 10 , address II and index 12 inputs, outputs 13. In accordance with the address at input 11, blocks 1 and block 4 record the data from input 10 and the index from input 12 or read to output 13 and to the inputs of block 2. Block 2 determines finding the required data in block 1 and initsini | p - unit block 3 on the forms of control signals for outputting data to vyho.ch 13. When recording data in accordance with a code stored in b. 5, using the replacement algorithm, is written to the address in block 1, and block 7 generates a new code value for the algorithm and writes it to block 5. The control box 8 automatically completes control modulo two information read from block 5, and produces curna. i of the operation of the corrector 9 correcting 11H (} the format stored in the register 6. 1 cn f-ly, 4 nl. (About

Description

Изобретение относитс к вычислительной технике и может быть использовано в высокопроизводительных ЭВМ, имеющих систему виртуальной или многоуровневой пам ти, дл построени сверхоперативного запоминающего устройства (СОЗУ).The invention relates to computing and can be used in high-performance computers having a virtual or multi-level memory system for constructing a super-efficient storage device (RAM).

Цель изобретени - повыщение надежности сверхоперативного запоминающего устройства.The purpose of the invention is to increase the reliability of a super-operative storage device.

На фиг. 1 приведена структурна схема устройства; на фиг. 2 - функциональна схема блока пам ти кодов замещени , блока контрол регистра и блока преобразовани ; на фиг. 3 - функциональна схема корректора одиночных ощибок; на фиг. 4 - графики возможных вариантов характеристики активностей информации дл четырех отделений СОЗУ.FIG. 1 shows a block diagram of the device; in fig. 2 is a functional diagram of a replacement code storage unit, a register control unit and a conversion unit; in fig. 3 - functional scheme of the corrector of single errors; in fig. 4 - graphs of possible options for characterizing information activities for four compartments of POPs.

Устройство содержит блок 1 пам ти, блок 2 сравнени индексов адреса, блок 3 управлени , блок 4 пам ти индексов, блок 5 пам ти кодов замещени , регистр б, блок 7 преобразовани кодов, блок 8 контрол , корректор 9 одиночных ощибок, информационные входы 10, адресные входы 11, индексные входы 12, информационные выходы 13, выходы 14 блока 4, вход 15 управлени , выход 16 блока 3, выходы 17, выход 18 блока 3 управлени , информационные входы 19 блока 5, вход 20 синхросигнала регистра 6, выход 21 блока 5, выход 22 регистра 6, вход 23 сброса блока 8 контрол , входы 24 коррекции разр дов регистра 6, выход 25 блока 8, сумматор 26 по модулю два, триггер 27, триггеры 28-33, выходы 34-40 блока 5, выход 41 сумматора 26, выходы 42-53 регистра 6, выходы 54-65 триггеров 23-33, элементы И 66--77, элемент ИЛИ 78.The device contains a memory block 1, an address index comparison block 2, a control block 3, an index memory block 4, a replacement code memory block 5, a register b, a code conversion block 7, a control block 8, a single error corrector 9, information inputs 10 , address inputs 11, index inputs 12, information outputs 13, outputs 14 of block 4, control input 15, output 16 of block 3, outputs 17, output 18 of control block 3, information inputs 19 of block 5, input 20 of clock signal of register 6, output 21 unit 5, output 22 of register 6, reset input 23 of control unit 8, inputs 24 equalization times Row of register 6, output 25 of block 8, adder 26 modulo two, trigger 27, triggers 28-33, outputs 34-40 of block 5, output 41 of adder 26, outputs 42-53 of register 6, outputs 54-65 of trigger 23- 33, elements AND 66--77, element OR 78.

В табл. 1 приведены пор дковые номера всех 64 двоичных кодовых комбинаций щестиразр дного кода алгоритма замещени AI-Аб - первые - шестые биты кода алгоритма замещени ; обозначение - искаженный бит (три звездочки - три подозреваемых искаженных бита); А, В, С, D - первые - четвертые отделени буферной пам ти; в графе X указаны те отделени , которые данный код алгоритма замеи1,ени характеризует как отделени с самой уста- ревщей информацией (пассивные), кроме того, в той же графе (дл строк некоторых кодов) указаны но1) дковые номера тех кодов , искажение одного бита которых приводит к даипому коду.In tab. Table 1 lists the sequence numbers of all 64 binary code combinations of the scatter-discharge code of the replacement algorithm AI-Ab — the first - sixth bits of the code of the replacement algorithm; designation - distorted bits (three asterisks - three suspected distorted bits); A, B, C, D - the first - the fourth compartments of the buffer memory; column X indicates those branches that this code of the measurement algorithm1, characterizes as branches with the most outdated information (passive), moreover, in the same column (for the lines of some codes) the new numbers of those codes are shown; bits of which leads to a type code.

Устройство работает следуюш,им образом. На входы 11 поступает код адреса от процессора дл чтени или записи информации в блок 1 и дл чтени или записи индексной части адреса в блок 4. На вход 10 поступают данные, выбранные из оперативной нам ти ЭВМ дл записи их в блок 1. На вход 12 поступает индексна часть адреса дл записи в блок 4 или дл сравнени с индексом, прочитанным из блока 4 и пе7 The device works in the following way. The inputs 11 receive the address code from the processor to read or write information to block 1 and to read or write the index part of the address to block 4. Input 10 receives data selected from the operative computer to write them to block 1. To input 12 the index part of the address is received for writing to block 4 or for comparing with the index read from block 4 and ne7

2525

реданным в блок 2 сравнени . В последнем случае определ етс нахождение требуемых данных в блоке 1.in block 2 comparisons. In the latter case, the determination of the required data in block 1 is determined.

Если в режиме чтени вы сн етс , чтоIf in reading mode it appears that

с данные наход тс в блоке 1, то блок 3 управлени по выходу 16 вырабатывает управл ющие сигналы дл передачи данных в процессор на выход 13. В режиме записи в блоке 3 управлени (использу выбранный nolv данному адресу код алгоритма замеще10 ни - выход 22) вырабатываютс управл ющие сигналы по выходу 16, указывающие одно из четырех (А, В, C,D) отделений блока 1, где должна записыватьс нова информаци , а в блоке 7 преобразовани Since the data is in block 1, then control block 3 on output 16 generates control signals for transmitting data to the processor at output 13. In the recording mode in control block 3 (using the selected nolv to this address, the substitution algorithm code - output 22) control signals at output 16, indicating one of the four (A, B, C, D) sections of block 1, where the new information should be recorded, and in block 7 of the conversion

г формируетс новое значение кода алгоритма замещени и записываетс по данному адресу в блоке 5.g, a new value of the replacement algorithm code is generated and is written to the given address in block 5.

Блок 3 управлени структурно состоит из узла формировани сигнала разрешени выборки следующей микрокоманды в процес20 соре, узла формировани сигналов записи и чтени с накопителей буферной и индексной 1 ам ти, узла формировани сигнала выбора одного из четырех отделений буферной пам ти , узла формировани сигнала управлени блоком контрол четности кодов алгоритма замен1ени к узла формировани синхросигнала занесени кода в приемный регистр кодов алгоритма замещени .The control unit 3 is structurally composed of the following sample microcommand signal generation unit in the process 20, the write and read signal generation unit from the buffer and index 1 accumulators, the selector signal generation unit of one of the four branches of the buffer memory, the control unit for generating the control unit the parity of the replacement algorithm codes to the sync signaling node of the code entry in the receiving register of the replacement algorithm codes.

При обрап,ени х процессора к пам ти по соответствующему адресу (вход 11) и поWhen processing the processor to the memory at the corresponding address (input 11) and

..„ сигналу входа 16 выбираетс код алгоритма замещени из блока 5. Этот код по сигналу входа 20 синхросигнала заноситс в триггеры 28-33, а на сумматоре по модулю два провер етс на четность, и, если обнаруживаетс ощибка, она заноситс в триггер.. "to the input signal 16, the replacement algorithm code from block 5 is selected. This code is inputted into the trigger 28-33 by the input signal 20 of the synchronization signal, and on the modulo two it checks parity, and if an error is detected, it is entered into the trigger

дс 27 по входу 41 сигналом выхода 18, который задержан относительно сигнала по входу 20 на врем заверщени установки триггеров 28-33. Выход 25 дает разрещение на срабатывание элементов И 66-77, на входы которых поданы пр мые и обратныеDS 27 at the input 41 by the output signal 18, which is delayed relative to the signal at the input 20 at the time of the completion of the installation of the trigger 28-33. Output 25 gives a resolution on the operation of the elements And 66-77, the inputs of which are fed direct and reverse

40 выходы триггеров 54-65 в заданных сочетани х , характеризую1цих те ошибочные коды алгори гма замещени , дл которых возможна коррекци одиночной ошибки. Один из этих элементов Н может выдать сигнал на коррекцию (выходы 42-53), а также по выходу 23 элемент И 78 выдает сигнал ну сброс триггера 27. Носле коррекции по си; налу выхода 16 разрешаетс в блоке 7 формирование новых значений битов кода алгоритма замещени с учетом старых значеCQ НИИ (выход 22). Новое значение кода алгоритма замещени через вход 19 записываетс в блок 5 пам ти кодов замещени .The 40 outputs of the flip-flops 54-65 in predetermined combinations characterize those erroneous replacement algorithm codes for which correction of a single error is possible. One of these elements H can give a signal for correction (outputs 42-53), and also at output 23, the element And 78 gives a signal that the trigger is reset. 27. After the correction by si; Output 16 is allowed in block 7 to generate new values of the bits of the replacement algorithm code, taking into account the old values of research institutes (output 22). The new value of the replacement algorithm code is input to input 5 in the replacement code memory block 5.

Корректор 9 одиночных шестиразр дного кода алгоритма замещени (фиг. 3) построен исход из закономер55 постей (особенностей), вы вленных в данном предложепии при анализе 64 кодовых ком- бипаций (табл. 1) пор дковыми номерами 1 - 64.Corrector 9 of a single six-bit code of the replacement algorithm (Fig. 3) is built on the basis of the law of 55 posts (features) revealed in this proposal by analyzing 64 code combinations (Table 1) in sequence numbers 1 - 64.

4545

В графе X буквами А, В, С, D обозна чены те 24 кодовые комбинации, которые указывают соответствующие отделени СБП с наиболее устаревшей информацией, а также хронологию (активность) поступлени информации остальных отделений. При этом пассивность отделени характеризуют следующие признаки:In column X, the letters A, B, C, D denote the 24 code combinations that indicate the corresponding branches of the SBP with the most outdated information, as well as the chronology (activity) of the receipt of information from the other branches. In this case, the passivity of separation is characterized by the following features:

ОтделениеDepartment

, А2 О, А3 О, A2 O, A3 O

В А1 1, А4 О, А5 ОIn A1 1, A4 O, A5 O

С А2 1, А4 1, А6 ОC A2 1, A4 1, A6 O

D А3 1, А5 , А6 1.D A3 1, A5, A6 1.

Более нагл дным вл етс представление этих кодов с помощью щести коэффициентов (векторов) А1-Аб в виде квадрата с диагонал ми. На фиг. 4 а эти щесть векторов показаны дл мсходного состо ни и имеют значение логического «О (при изменении направлени векторов они принимают значение логической «I).It is more plausible to represent these codes by combining the A1-Ab coefficients (vectors) in the form of a square with diagonals. FIG. 4 and these two vectors are shown for the total state and have a logical value of "O (when changing the direction of the vectors, they take the value of a logical" I).

Позици на фиг. 5а характеризует отделение А как самое пассивное (, ), при этом ни один вектор не входит в эту вершину. Следующее по пассивности - отделение В, при этом в вершину входит один вектор. Менее пассивное отделение С - два вектора, и самое активное отделение D - три вектора. Можно условно эту характеристику направленности векторов (по пассивности ) обозначить дл данного случа как О, 1, 2, 3 (соответственно дл отделений А, В, С, D). Можно построить только щесть различных квадратов (фиг. 5а,б,в,г.д, е), где отделение А всегда пассивное.Positions in FIG. 5a characterizes the separation A as the most passive (,), and no vector enters this vertex. The next in passivity is separation B, with one vector at the top. Less passive separation of C - two vectors, and the most active separation of D - three vectors. It is possible to conditionally define this characteristic of the directionality of the vectors (by passivity) for this case as O, 1, 2, 3 (respectively, for the departments A, B, C, D). You can only build a variety of different squares (Fig. 5a, b, c, gd, e), where separation A is always passive.

Аналогичные позиции (и кодовые комбинации ) можно получить и дл остальных отделений - В, С и D, получив таким образом , 24 кодовые комбинации (условно их можно назвать действительными), где имеетс однозначное распределение пассивности информации между четырьм отделени ми . Если построить квадраты всех 64 кодовых ко.мбинаций, руководству сь кодами табл. 1, исходной позицией фиг. 5,а, то можО О О О О О АSimilar positions (and code combinations) can be obtained for the remaining branches, B, C, and D, having thus obtained 24 code combinations (conventionally, they can be called valid), where there is an unambiguous distribution of information passivity between the four sections. If we construct the squares of all 64 code combinations, the management should get the codes of the table. 1, the initial position of FIG. 5, a, then you can

О О 1 А 34O O 1 A 34

О f О 1,4,7 35About f About 1,4,7 35

01 1А3601 1A36

1О ОА37 10138 1 1 ОА391О ОА37 10138 1 1 ОА39

00

но увидеть, что остальные 40 кодовых комбинаций (условно названных недействительными ) не вл ютс однозначными по распределению пассивностей (фиг. 5ж,з,и).but see that the remaining 40 code combinations (conditionally called invalid) are not unambiguous in terms of the distribution of passivity (Fig. 5g, 3, i).

Фиг. 5ж характеризуетс по пассивно- ст м отделений А, В, С, D как О, 2, 2, 2, с таким распределением векторов можно построить восемь квадратов. Фиг. 5з характеризуетс как 1, 1, 2, 2, с таким распределением векторов можно построить 24 кодовыеFIG. 5g is characterized by the passiveness of the sections A, B, C, D as O, 2, 2, 2, with such a distribution of vectors it is possible to construct eight squares. FIG. 5c is characterized as 1, 1, 2, 2, with this distribution of vectors, 24 code points can be constructed

t) комбинации, фиг. 5и характеризуетс как 1, 1, 3, 1, с таким распределением можно построить восемь комбинаций. Таким образом, эти 40 кодовых комбинаций считаютс недействительными и не могут использоватьс t) combinations; FIG. 5i is characterized as 1, 1, 3, 1, with this distribution, eight combinations can be constructed. Thus, these 40 code patterns are considered invalid and cannot be used.

г в блоке алгоритма замещени .g in the replacement algorithm block.

Если эти 40 кодов проанализировать но табл. 1 как коды, получившиес в результате искажени одного бита какого-либо кода из состава 24 действительных, то получим следующие результаты:If these 40 codes are analyzed but tab. 1, as codes resulting from the distortion of one bit of any code from 24 valid ones, we obtain the following results:

дл 24 кодовых комбинаций (фиг. 5з) можно указать единственно подозреваемый искаженный бит;for 24 code combinations (FIG. 5), the only suspect distorted bit can be specified;

дл 16 кодовых комбинаций (фиг. 5ж,и) можно указать три одновременно подозреваемых искаженных бита. Таким образом, только дл 24 не;хействительных кодовых комбинаций может быть произведена коррекци одиночной ошибки.For 16 code combinations (Fig. 5g, i), you can specify three simultaneously suspected distorted bits. Thus, only for 24 not; valid code combinations can a single error be corrected.

В табл. 1 эти 24 кода имеют пор дковые номера: 9, 11, 13, 14. 18, 19, 20, 22, 25, 26, 27,In tab. 1 these 24 codes have sequence numbers: 9, 11, 13, 14. 18, 19, 20, 22, 25, 26, 27,

Q 30, 35, 38, 39, 40, 43, 45, 46, 47, 51, 52, 54, 56. Дл них в графе X указан пор дковый номер того того действительного кода, искажение бита которого (отмечено звездочкой) приводит к данному недействительному коду. Что исказитс может только этот, бит видноQ 30, 35, 38, 39, 40, 43, 45, 46, 47, 51, 52, 54, 56. For them, column X indicates the sequence number of the actual code, the bit distortion of which (marked with an asterisk) leads to this invalid code. That this can only be distorted is visible

г на примере фиг. 5з, так как поворотом только вектора A3 можно получить действительную кодовую комбинацию (позици на фиг. 5з соответствует коду 9 -- 001000).g on the example of FIG. 5c, since by turning only the vector A3 it is possible to obtain a valid code combination (the position in FIG. 5c corresponds to code 9-001000).

В табл. 1 код 3 вл етс недействительным , и в графе X указаны пор дковые но0 мера 1, 4, 7 трех действительных кодов, в которых ошибка в битах или .А.5, или А6, или А4 соответственно приведет к коду 3.In tab. 1, code 3 is invalid, and column X indicates the order numbers of 1, 4, 7 of three valid codes in which an error in the bits of either .A.5, or A6, or A4, respectively, will result in code 3.

Таблица 1Table 1

5five

33 133 1

3333

3434

77

Таким образом, вы влена возможность построени корректора одиночной oujHdKH д;1 24 кодовых комбинаций, т.е. в 60% еду- чаев исключаетс необходимость деградации (ЮЗУ В15ИДУ одиночных оншбок накопите.ч кодов а.чгорцтма замещени .Thus, the possibility of constructing a single oujHdKH d; 1 24 code combination corrector, i.e. In 60% of the foodstuffs, the need for degradation is eliminated (USE V15IDU single onshbok accumulated. h.chgtstma replacement codes.

Эти 24 кода вынисаны со своими пор дковыми номерами из табл. 1 и расноложе- ны в табл. 2 в нор дке носледовательноети корректировки «1 и «О битов .1-А6 кода алгоритма замещени , характер коррекции указываетс в графе К.These 24 codes are extracted with their serial numbers from the table. 1 and are located in the table. 2 in line with the succession of the “1” and “O” bits .1-A6 of the replacement algorithm code, the nature of the correction is indicated in column K.

ОABOUT

1one

1 1eleven

О О 1 1About About 1 1

ОABOUT

О 1About 1

1one

О О 1 1 О 1 О 1About About 1 1 About 1 About 1

11О11O

ОО1OO1

О11O11

011011

1ОО 1ОО 1ОО 1О11OO 1OO 1OO 1O1

О 1 О 1About 1 About 1

1ОО1OO

11О11O

ОО1OO1

О11O11

111111

000000

1оо1oo

о1about 1

о оoh oh

1 о 11 about 1

1 о1 o

Из табл. 2 видно, что дл каждой коррекции можно отбросить анализ одного бита, т.е. анализируютс п ть битов. Так, например А1 корректируетс (устанавливаетс в сосТаблицFrom tab. 2 shows that for each correction one bit analysis can be discarded, i.e. five bits are analyzed. So, for example, A1 is corrected (set in table

о о 1 1about o 1 1

о 1about 1

о 1 1 1about 1 1 1

оabout

о 1 1about 1 1

оabout

1one

оabout

1one

оabout

1one

оabout

1one

оabout

1one

оabout

1one

А1A1

А2A2

А2АЗA2AZ

A3A3

А4A4

А5A5

А5 -A5 -

А6A6

А6- ОA6- O

то ние ле ичсской «1) 110 признакам А1 О, А2 I. А3 1. А4 О, А5 0.this lechitskaya “1) 110 featured A1 O, A2 I. A3 1. A4 O, A5 0.

Таким образом, при коррекци .х отбрасываютс :Thus, with the .x correction, the following are discarded:

а)А6 при А1 б )А5 при А2в )А4 при A3 -a) A6 at A1 b) A5 at A2b) A4 at A3 -

г)A3 при А4 -d) A3 with A4 -

д)А2 при А5е )А1 при А6 - Использованиеd) A2 at A5e) A1 at A6 - Use

9 1,9 1,

10ten

А1-0; А2 . корректораA1-0; A2. corrector

ошибок в блоке алгоритма замещени СОЗУ позволит на 60% уменьшить количество исключений (деградаци СОЗУ) неисправных адресов накопител кодов алгоритма замеш,ени .Errors in the block of the algorithm of replacing the POPs will allow a 60% reduction in the number of exceptions (degradation of the POPs) of the faulty addresses of the accumulator of the codes of the algorithm of confusion.

Claims

1. An ultra-fast memory device containing a data storage unit, data inputs and outputs of which are respectively information inputs and outputs of the device, an index memory block whose data inputs are index inputs of the device and connected to the first inputs of the comparison unit, the second input of which connected to the output of the index memory block, the address inputs of the data memory block are the address inputs of the device and are connected to the address inputs of the index memory block and the memory block of measurement codes1, en, inputs d ann1 1x of which is connected to the output of the code conversion unit, the first input of which is connected to the register output and to the nerve input of the control unit, the second input of the KOTOpoi O is connected to the output of the comparison unit, the register data input is connected to output 6.; i () Ka

ten

the memory of the mixing code and to the first input of the control unit, the first B1 input of the control unit is connected to the input of setting the data storage unit, index storage unit, memory block of mixing codes, EPI and to the second input of the code conversion unit, the second single output control unit connected to

the clock input of the register, the third output of the control unit is connected to the strobe input of the control unit, the fourth output of the control unit is the output of the device tracking signal, characterized in that, in order to increase the reliability of the device, it contains a single error corrector, a data input and an input

The 15 resolution signals of which are connected respectively to the output of the register and to the output of the control unit, which controls the output of the single error corrector and the key to the input of the initial installation of the KOHTJJO.IH unit, the outputs of the data of the single corrector, are connected to the installation, register.

2. The device according to claim i, characterized in that the single error corrector contains AND elements and OR element, the output of which

25, control of the output of the single onshbki corrector, the inputs of the AND elements are the input of the single corrector of the single optimizer, the inputs of elements 1-1 in; | - are the input data of the corrector of a single error, the outputs of the AND elements are connected to the inputs of the OR element and are the outputs of the data of the corrector of a single () 1NIBKI.

ten

42 3 CC 45 46 7

FIG.

c.

FIG