JPS6053093A - ピングリッドアレイ型半導体パッケージ - Google Patents
ピングリッドアレイ型半導体パッケージInfo
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- JPS6053093A JPS6053093A JP16033283A JP16033283A JPS6053093A JP S6053093 A JPS6053093 A JP S6053093A JP 16033283 A JP16033283 A JP 16033283A JP 16033283 A JP16033283 A JP 16033283A JP S6053093 A JPS6053093 A JP S6053093A
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- JP
- Japan
- Prior art keywords
- wiring
- pedestal
- bumps
- bonding
- solder
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- Granted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
４、ポンディングパッドが親和性の材料から形成された
ことを特徴とする特許請求の範囲第１項記載の配線基板
。
ことを特徴とする特許請求の範囲第１項記載の配線基板
。
［技術分野］
本発明は、配線技術、特に、高密度配線技術に関し、た
とえば、半導体装置における外部引き出し用の配線技術
に利用して有効なものに関する。
とえば、半導体装置における外部引き出し用の配線技術
に利用して有効なものに関する。
［背景技術］
従来、半導体装置として、ワイヤを用いずに、半導体ペ
レットがはんだ接続により絶縁基板の外部引き出し用配
線に直接接続されてなるものく以下、フェイスダウンボ
ンディング方式によるＩＣという。）がある（ＪＩＳ用
語辞典、■電気線、３２１〜３２２頁）。
レットがはんだ接続により絶縁基板の外部引き出し用配
線に直接接続されてなるものく以下、フェイスダウンボ
ンディング方式によるＩＣという。）がある（ＪＩＳ用
語辞典、■電気線、３２１〜３２２頁）。
このフェイスダウンボンディング方式によるＩＣにおい
ては、絶縁基板の配線上にはんだ接続用のバンプを形成
する必要がある。
ては、絶縁基板の配線上にはんだ接続用のバンプを形成
する必要がある。
かかるバンプの形成方法として、次のような方法が考え
られる。第１は、絶縁基板にスルーホールを穿設すると
ともに、スルーホールに導体を充填し、この導体上のみ
にバンプを形成する方法である。第２は、絶縁基板上に
配線を厚膜形成した後、配線上に絶縁膜の所要部分を露
出させて厚膜形成し、この露出部分上にバンプを形成す
る方法である。
られる。第１は、絶縁基板にスルーホールを穿設すると
ともに、スルーホールに導体を充填し、この導体上のみ
にバンプを形成する方法である。第２は、絶縁基板上に
配線を厚膜形成した後、配線上に絶縁膜の所要部分を露
出させて厚膜形成し、この露出部分上にバンプを形成す
る方法である。
しかし、かかる第１方法にあっては、高精度のスルーホ
ール形成が要求されるため、コスト高となり、かつスル
ーホール導体における配線抵抗が大きくなるという問題
点がある。さらに、ががる第２方法にあっては、絶縁膜
の縁によってはんだダムが形成されるため、バンプの精
度が低下するという問題点があることが、本発明者によ
って明らかにされた。
ール形成が要求されるため、コスト高となり、かつスル
ーホール導体における配線抵抗が大きくなるという問題
点がある。さらに、ががる第２方法にあっては、絶縁膜
の縁によってはんだダムが形成されるため、バンプの精
度が低下するという問題点があることが、本発明者によ
って明らかにされた。
［発明の目的］
本発明の目的は、配線の一部に高精度のバンプが安価に
形成でき、かつ配線抵抗小にして高密度化が可能な配線
技術を提供することにある。
形成でき、かつ配線抵抗小にして高密度化が可能な配線
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、一部に台座を有する配線を絶縁基板上に形成
するとともに、台座内にボンディングパノドを形成し、
このパッド上にバンプを形成することにより、高精度の
バンプを安価に形成することを可能にするものである。
するとともに、台座内にボンディングパノドを形成し、
このパッド上にバンプを形成することにより、高精度の
バンプを安価に形成することを可能にするものである。
これにより、高密度配線を安価に可能にすることができ
る。
る。
［実施例］
第１図は本発明の一実施例である半導体装置を示す一部
省略分解斜視図、第２図はその縦断面図、第３図は要部
の拡大斜視図、第４図はその断面図である。
省略分解斜視図、第２図はその縦断面図、第３図は要部
の拡大斜視図、第４図はその断面図である。
本実施例において、この半導体装置は、配線基板として
のベース１を備えており、このベース１はセラミックか
ら形成された絶縁基板２を備えている。絶縁基板２上に
は複数条の配線３が互いに電気的に独立してほぼ放射状
に形成され、配線３の内側端末部には配線３の線幅以上
の直径を有するほぼ円形状の台座４が一体的に形成され
ている。
のベース１を備えており、このベース１はセラミックか
ら形成された絶縁基板２を備えている。絶縁基板２上に
は複数条の配線３が互いに電気的に独立してほぼ放射状
に形成され、配線３の内側端末部には配線３の線幅以上
の直径を有するほぼ円形状の台座４が一体的に形成され
ている。
台座４群は大中小径の正方形の外形線上において互いに
千鳥形状に高密度に配列され、この配列は後記する半導
体ペレット８におりる相手方バンプＪＯの配列に対応さ
れている。
千鳥形状に高密度に配列され、この配列は後記する半導
体ペレット８におりる相手方バンプＪＯの配列に対応さ
れている。
台座４の外形線内には、台座よりも小さい直径を有する
円形状のボンディングパノド５が形成されている。台座
４および配線３はボンディング材料に対し非親和性を呈
するようになっているが、このパッド５はボンディング
材料に対し親和性を呈するようになっている。
円形状のボンディングパノド５が形成されている。台座
４および配線３はボンディング材料に対し非親和性を呈
するようになっているが、このパッド５はボンディング
材料に対し親和性を呈するようになっている。
ボンディングバンド５上には、はんだ材料等のボンディ
ング材料からなるハンプ６がほば切欠円球形状に形成さ
れている。
ング材料からなるハンプ６がほば切欠円球形状に形成さ
れている。
絶縁基板２の周辺部には複数本のピン７がほぼ正方形の
外形線上において等ピッチにかつアキシャルに配列され
てグリッドされており、ピン７は配線３の外側端末部に
電気的に接続されている。
外形線上において等ピッチにかつアキシャルに配列され
てグリッドされており、ピン７は配線３の外側端末部に
電気的に接続されている。
半導体ペレット８には集積回路（図示せず）が形成され
、その回路の電極パッド９には、はんだ材料等ボンディ
ング材料からなる複数のバンプｌＯがほぼ切欠球形状に
形成されている。ハンプ１０群はベース１の相手方パン
１６群に対応するように規則的に配設されている。
、その回路の電極パッド９には、はんだ材料等ボンディ
ング材料からなる複数のバンプｌＯがほぼ切欠球形状に
形成されている。ハンプ１０群はベース１の相手方パン
１６群に対応するように規則的に配設されている。
前記構成にかかる半導体ペレット８はベース１に、適当
な位置合わせ手段によって相互のバンプ１０および６を
整合された後（便宜上、第２図はバンプ相互の整合状態
を示している。）、加熱炉、はんだ槽等からなる適当な
加熱手段によって多点のバンプを同時に溶融一体化され
ることにより、電気的かつ機械的に接続される（図示し
ないが、バンプ相互は溶融一体化してほぼ円柱体となる
）。
な位置合わせ手段によって相互のバンプ１０および６を
整合された後（便宜上、第２図はバンプ相互の整合状態
を示している。）、加熱炉、はんだ槽等からなる適当な
加熱手段によって多点のバンプを同時に溶融一体化され
ることにより、電気的かつ機械的に接続される（図示し
ないが、バンプ相互は溶融一体化してほぼ円柱体となる
）。
このようにして、バンプ６．１０の溶融体によりベース
１とペレット８とを接続されてなる半導体装置は、接続
点数が増加してもボンディング作業時間が殆ど変わらな
いことに大きな利点があり、高密度実装が可能である。
１とペレット８とを接続されてなる半導体装置は、接続
点数が増加してもボンディング作業時間が殆ど変わらな
いことに大きな利点があり、高密度実装が可能である。
前記構成にがかるベース１において、配線３、台座４お
よびボンディング材料ド５ば薄膜形成により多層構造に
作られる。
よびボンディング材料ド５ば薄膜形成により多層構造に
作られる。
絶縁基板２上にメタルマスクやリソグラフィー処理によ
るマスキングが施された後、蒸着処理やスパッタリング
処理等の薄膜形成技術を用いて、チタン（１”ｉ）から
なる下地層１１ （第４図参照）、銅（Ｃｕ）からなる
導電層１２およびＴｉからなる表面ＪＷ１３が順次多重
成膜されることにより、多層構造の配線３およびこれと
一体の台座４力く船色縁基オ反２」二に形成される。
るマスキングが施された後、蒸着処理やスパッタリング
処理等の薄膜形成技術を用いて、チタン（１”ｉ）から
なる下地層１１ （第４図参照）、銅（Ｃｕ）からなる
導電層１２およびＴｉからなる表面ＪＷ１３が順次多重
成膜されることにより、多層構造の配線３およびこれと
一体の台座４力く船色縁基オ反２」二に形成される。
ここで、下地層１１によりセラミック製の絶縁基板２に
対する密着強度が確保される。かつ、導電層１２により
配線抵抗の小さい導電性が、表面層１３によりはんだに
対する非親和性が、それぞれ確保されることになる。
対する密着強度が確保される。かつ、導電層１２により
配線抵抗の小さい導電性が、表面層１３によりはんだに
対する非親和性が、それぞれ確保されることになる。
かかる台座４の表面層１３における中央部を残してマス
キングが施された後、薄膜形成技術を用いて、Ｃｕ等の
良導電性およびはんだ親和性を有する材料によりポンデ
ィングパッド５が所望０） 直径を有するほぼ円形に成
膜形成される。
キングが施された後、薄膜形成技術を用いて、Ｃｕ等の
良導電性およびはんだ親和性を有する材料によりポンデ
ィングパッド５が所望０） 直径を有するほぼ円形に成
膜形成される。
このように薄膜形成されたポンディングパッド５」二に
は、はんだヰ４料からなるバンプブ６が、はんだディ・
７１法や、印刷等厚膜形成法等により形成される。この
とき、ポンディングパッド５以外の配線３および台座４
の表面層１３ははんだに対し非親和性になっているため
、はんだはポンディングパッド５にのみ付着することに
なり、しかも、当該イ」着量はパッド５の面積に依存し
へかっパッド５力稲ｖ膜形成されることにより当該面積
が高精度に設定されているため、はんだバンプ６の大き
さは極めて高精度に制御されることになる。また、パッ
ド５上のはんだは溶融状態において表面張力により切欠
球体になるが、パッド５の周囲にダム等の障害物が存在
しないため、極めて高精度の真球体が作り出されること
になる。
は、はんだヰ４料からなるバンプブ６が、はんだディ・
７１法や、印刷等厚膜形成法等により形成される。この
とき、ポンディングパッド５以外の配線３および台座４
の表面層１３ははんだに対し非親和性になっているため
、はんだはポンディングパッド５にのみ付着することに
なり、しかも、当該イ」着量はパッド５の面積に依存し
へかっパッド５力稲ｖ膜形成されることにより当該面積
が高精度に設定されているため、はんだバンプ６の大き
さは極めて高精度に制御されることになる。また、パッ
ド５上のはんだは溶融状態において表面張力により切欠
球体になるが、パッド５の周囲にダム等の障害物が存在
しないため、極めて高精度の真球体が作り出されること
になる。
このようにして高精度に形成されたハンプ６において、
半導体ベレット８をフェイスダウンボンディングすると
、電気的、機械的接続の極めて良好な半導体装置が得ら
れる。
半導体ベレット８をフェイスダウンボンディングすると
、電気的、機械的接続の極めて良好な半導体装置が得ら
れる。
なお、前記構成にかかるベース１において、絶縁基板２
のスルーホールにピン７がグリッドされているが、この
スルーホールはバンプを形成するためのものではないた
め、高い精度は必要でない。
のスルーホールにピン７がグリッドされているが、この
スルーホールはバンプを形成するためのものではないた
め、高い精度は必要でない。
したがって、スルーホール形成のコストは少なくて済み
、また、このスルーボールにおける電気抵抗は自由に設
計可能であるため、配線抵抗についての制約にはならな
い。
、また、このスルーボールにおける電気抵抗は自由に設
計可能であるため、配線抵抗についての制約にはならな
い。
［効果］
（１）３台座を有する配線を絶縁基板上に形成するとと
もに、台座内にポンディングパッドを形成し、このパッ
ド上にバンプを形成することにより、高精度のスルーホ
ール形成、大抵抗のスルーホール導体、および絶縁層に
よるダムが省略できる。
もに、台座内にポンディングパッドを形成し、このパッ
ド上にバンプを形成することにより、高精度のスルーホ
ール形成、大抵抗のスルーホール導体、および絶縁層に
よるダムが省略できる。
（２１，ｌ記（１）より配線の一部に高精度のバンプが
安価に形成でき、小抵抗で、高密度な配線が得られる。
安価に形成でき、小抵抗で、高密度な配線が得られる。
（３）、配線および台座を薄膜形成することにより、微
細化が可能になるため、バンプの配列の設計についての
自由度が増加でき、高密度化が可能になる。
細化が可能になるため、バンプの配列の設計についての
自由度が増加でき、高密度化が可能になる。
（４）、配線および台座の表面をボンディング材料に対
し非親和性の材料から形成することにより、ポンディン
グパッドにのみ材料が親和することになるため、高精度
の球形のバンプが得られる。
し非親和性の材料から形成することにより、ポンディン
グパッドにのみ材料が親和することになるため、高精度
の球形のバンプが得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、配線および台座はクロム（Ｃｒ）とＣｕとの
組み合わせ等で形成Ｌ７てもよいし、３層構造に限らず
、１層に形成してもよく、また薄膜に限るものではない
。
組み合わせ等で形成Ｌ７てもよいし、３層構造に限らず
、１層に形成してもよく、また薄膜に限るものではない
。
絶縁基板はセラミックで形成するに限らずガラスエポキ
シ、ポリイミド等の絶縁材料により形成してもよい。
シ、ポリイミド等の絶縁材料により形成してもよい。
ポンディングパッドは台座の表面層の中央部を除去して
ドーナツ状にし台座の中心部を露出せしめることにより
形成してもよい。
ドーナツ状にし台座の中心部を露出せしめることにより
形成してもよい。
バンプははんだ材料に限らず、銀ろう材等他のボンディ
ング材料を用いて形成することができる。
ング材料を用いて形成することができる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるフェイスダウンボン
ディング型ＩＣにおけるベースに適用した場合について
説明したが、それに限定されるものではなく、たとえば
、半導体装置等の電子部品を実装するためのプリント配
線基板等に適用できる。
をその背景となった利用分野であるフェイスダウンボン
ディング型ＩＣにおけるベースに適用した場合について
説明したが、それに限定されるものではなく、たとえば
、半導体装置等の電子部品を実装するためのプリント配
線基板等に適用できる。
第１図は本発明の一実施例を示す分解斜視図、第２図は
その縦断面図、 第３図は要部の拡大斜視図、 第４図はその断面図である。 １・・・ベース（配線基板）、２・・・絶縁基板、３・
・・配線、４・・・台座、５・・・ボンディンクハラド
、６・・・バンプ、７・・・ピン、８・・・半導体ペレ
ット、９・・・電極パッド、１０・・・バンブ、１１・
・・下地層、１２・・・導電層、１３・・・表面層。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 第３図 第 ４ 図
その縦断面図、 第３図は要部の拡大斜視図、 第４図はその断面図である。 １・・・ベース（配線基板）、２・・・絶縁基板、３・
・・配線、４・・・台座、５・・・ボンディンクハラド
、６・・・バンプ、７・・・ピン、８・・・半導体ペレ
ット、９・・・電極パッド、１０・・・バンブ、１１・
・・下地層、１２・・・導電層、１３・・・表面層。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 第３図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、一部に台座を有する配線が導体により絶縁基板上に
形成され、前記台座の外形線内にポンディングパッドが
形成され、このパッド上にバンプが形成されていること
を特徴とする配線基板。 ２、配線および台座が、薄膜形成されることを特徴とす
る特許請求の範囲第１項記載の配線基板。 ３、配線および台座の表面が、ボンディング材料に対し
非親和性の材料から形成されたことを特徴とする特許請
求の範囲第１項記載の配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033283A JPS6053093A (ja) | 1983-09-02 | 1983-09-02 | ピングリッドアレイ型半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033283A JPS6053093A (ja) | 1983-09-02 | 1983-09-02 | ピングリッドアレイ型半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053093A true JPS6053093A (ja) | 1985-03-26 |
| JPH0465536B2 JPH0465536B2 (ja) | 1992-10-20 |
Family
ID=15712674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16033283A Granted JPS6053093A (ja) | 1983-09-02 | 1983-09-02 | ピングリッドアレイ型半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321671A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | バンプ電極の構造およびその製造方法 |
| JP2007507701A (ja) * | 2003-10-01 | 2007-03-29 | アレヴァ エヌペ | 非密封燃料棒を輸送及び長期貯蔵ないし保管のために包装する方法及び装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010098A (ja) * | 1973-05-23 | 1975-02-01 | ||
| JPS5710998A (en) * | 1980-06-24 | 1982-01-20 | Fujitsu Ltd | Circuit board |
-
1983
- 1983-09-02 JP JP16033283A patent/JPS6053093A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010098A (ja) * | 1973-05-23 | 1975-02-01 | ||
| JPS5710998A (en) * | 1980-06-24 | 1982-01-20 | Fujitsu Ltd | Circuit board |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321671A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | バンプ電極の構造およびその製造方法 |
| JP2007507701A (ja) * | 2003-10-01 | 2007-03-29 | アレヴァ エヌペ | 非密封燃料棒を輸送及び長期貯蔵ないし保管のために包装する方法及び装置 |
| JP4928942B2 (ja) * | 2003-10-01 | 2012-05-09 | アレヴァ エヌペ | 非密封燃料棒を輸送及び長期貯蔵ないし保管のために包装する方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465536B2 (ja) | 1992-10-20 |
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