JPS6050068B2 - アナログ信号処理電荷結合装置 - Google Patents
アナログ信号処理電荷結合装置Info
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- JPS6050068B2 JPS6050068B2 JP8290778A JP8290778A JPS6050068B2 JP S6050068 B2 JPS6050068 B2 JP S6050068B2 JP 8290778 A JP8290778 A JP 8290778A JP 8290778 A JP8290778 A JP 8290778A JP S6050068 B2 JPS6050068 B2 JP S6050068B2
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- 238000000034 method Methods 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
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Description
【発明の詳細な説明】
この発明は、入力信号電圧のサンプリングの際、注入
信号電荷に重量される高調波信号成分による歪を減少さ
せることができるようにしたアナログ信号処理電荷結合
装置に関する。
信号電荷に重量される高調波信号成分による歪を減少さ
せることができるようにしたアナログ信号処理電荷結合
装置に関する。
アナログ信号処理電荷結合装置（以下、アナログＣＣ
Ｄと云う）としては、ＣＣＤ遅延回路、ＣＣＤ アナロ
グメモリ （シフトレジスタ）、ＣＣＤフィルタなどが
ある。
Ｄと云う）としては、ＣＣＤ遅延回路、ＣＣＤ アナロ
グメモリ （シフトレジスタ）、ＣＣＤフィルタなどが
ある。
また、信号電荷の注入法としては、それぞれのデバイス
に応じて電位平衡法や電位入力法が使い分けられる。
し力士、ここでは、便宜上、入力ダイオードに信号電圧
を印加する電圧入力法の場合について説明を進めること
にする。
に応じて電位平衡法や電位入力法が使い分けられる。
し力士、ここでは、便宜上、入力ダイオードに信号電圧
を印加する電圧入力法の場合について説明を進めること
にする。
第１図は従来のアナログＣＣＤの信号電荷注入部の電極
構成を示すものてあり、１転送段が４個の電極から構成
され、各電極にそれぞれ位相の異なる制御クロック電圧
を印加することによつて、電荷転送を制御する場合を示
している。 この第１図において、左端の符号１は入カ
タイオードてあり、この入カタイオード１に順次転送セ
ルＡ）転送セルＢ）蓄積セルＣ）転送セルＤ）蓄積セル
Ｅ）転送セルＦ）蓄積セルＧが設けられている。
構成を示すものてあり、１転送段が４個の電極から構成
され、各電極にそれぞれ位相の異なる制御クロック電圧
を印加することによつて、電荷転送を制御する場合を示
している。 この第１図において、左端の符号１は入カ
タイオードてあり、この入カタイオード１に順次転送セ
ルＡ）転送セルＢ）蓄積セルＣ）転送セルＤ）蓄積セル
Ｅ）転送セルＦ）蓄積セルＧが設けられている。
転送セルＤ、Ｆと蓄積セルＣ、Ｅとの４個によつて、１
転送段を構成している。転送セルＡには制御電極２、転
送セルＢには信号サンプリ・ング電極３、蓄積セルＣに
は信号電荷蓄積電極４がそれぞれ設けられている。さら
に、蓄積セルＣには転送セルＤ）蓄積セルＥ）転送セル
Ｆが順次接合されており、これらの転送セルＤ、蓄積セ
ルＥ）転送セルＦにもそれぞれ転送電極５、信号蓄・積
電極６、転送電極７が設けられている。 このような構
成をなすアナログ信号ＣＣＤの信号電荷注入部において
、入力ダイオード１にアナログの信号電圧Ｖｌｎを印加
するとともに、制御電極２には一定の直流電圧■Ｃ１を
印加し、信号サンプリング電極３にはサンプリング信号
φ，を印加し、信号電荷蓄積電極４には制御クロック電
圧φ２を印加し、転送電極５には制御クロック電圧ψ３
を印加し、信号蓄積電極６には制御クロック電圧φ４を
印加し、さらに、転送電極７には制御クロック電圧ψ１
を印加するようにしている。各制御クロック電圧φ１〜
φ４はそれぞれ位相を異にしている。そして、この制御
クロック電圧φ１〜ψ４によつて電荷転送が制御され、
また、電荷転送路境界８によつて電荷転送路幅が決めら
れるものである。すなわち、入力ダイオード１に信号電
圧Ｖｉｎを印加すると、その信号電圧Ｖｉｎに応じた信
号電荷が制御電極２下の転送セルＡおよび信号サンプリ
ング電極３下の転送セルＢを経由して、信号電荷蓄積電
極４下の蓄積セルＣ内に蓄積される。また、制御電極２
はサンプリング信号ψｓによる信号電圧Ｖｉｎへのノイ
ズの混入を防ぐために設けられたもので、一定値の直流
電圧■Ｃ１を印加しておく電極である。上述のようにし
て、蓄積セルＣ内に一旦蓄積された信号電圧Ｖｉｎに応
じた信号電荷は、制御クロック電圧ψ１〜ψ４のタイミ
ングにしたがつて、転送セルＤ１蓄積セルＥ１転送セル
Ｆ１蓄積セルＧを順次転送されて行く。
転送段を構成している。転送セルＡには制御電極２、転
送セルＢには信号サンプリ・ング電極３、蓄積セルＣに
は信号電荷蓄積電極４がそれぞれ設けられている。さら
に、蓄積セルＣには転送セルＤ）蓄積セルＥ）転送セル
Ｆが順次接合されており、これらの転送セルＤ、蓄積セ
ルＥ）転送セルＦにもそれぞれ転送電極５、信号蓄・積
電極６、転送電極７が設けられている。 このような構
成をなすアナログ信号ＣＣＤの信号電荷注入部において
、入力ダイオード１にアナログの信号電圧Ｖｌｎを印加
するとともに、制御電極２には一定の直流電圧■Ｃ１を
印加し、信号サンプリング電極３にはサンプリング信号
φ，を印加し、信号電荷蓄積電極４には制御クロック電
圧φ２を印加し、転送電極５には制御クロック電圧ψ３
を印加し、信号蓄積電極６には制御クロック電圧φ４を
印加し、さらに、転送電極７には制御クロック電圧ψ１
を印加するようにしている。各制御クロック電圧φ１〜
φ４はそれぞれ位相を異にしている。そして、この制御
クロック電圧φ１〜ψ４によつて電荷転送が制御され、
また、電荷転送路境界８によつて電荷転送路幅が決めら
れるものである。すなわち、入力ダイオード１に信号電
圧Ｖｉｎを印加すると、その信号電圧Ｖｉｎに応じた信
号電荷が制御電極２下の転送セルＡおよび信号サンプリ
ング電極３下の転送セルＢを経由して、信号電荷蓄積電
極４下の蓄積セルＣ内に蓄積される。また、制御電極２
はサンプリング信号ψｓによる信号電圧Ｖｉｎへのノイ
ズの混入を防ぐために設けられたもので、一定値の直流
電圧■Ｃ１を印加しておく電極である。上述のようにし
て、蓄積セルＣ内に一旦蓄積された信号電圧Ｖｉｎに応
じた信号電荷は、制御クロック電圧ψ１〜ψ４のタイミ
ングにしたがつて、転送セルＤ１蓄積セルＥ１転送セル
Ｆ１蓄積セルＧを順次転送されて行く。
このような電圧入力注入法によつて信号電荷の注入を行
なう場合、サンプリング信号ψ，がオフになる時、信号
サンプリング電極３下の転送セルＢに入り込んでいた電
荷の一部が蓄積セルＣ内に混入するので高調波歪が発生
する。この信号サンプリング電極３下に入り込んでいる
電荷量は、信号サンプリング電極３下の転送セルＢの面
積にほぼ比例する。したがつて、高調波歪を小さくする
には、信号サンプリング電極３下の転送セルＢの面積を
小さくすることが必要である。この発明は、上記の点に
かんがみなされたもので、信号サンプリング電極下の信
号電荷注入部の電荷転送路を狭くすることにより、この
信号サンプリング電極下の転送セルの面積を小さくでき
、それによつて高調波歪の低減化を期することのできる
アナログ信号処理電荷結合装置を提供することを目的と
する。
なう場合、サンプリング信号ψ，がオフになる時、信号
サンプリング電極３下の転送セルＢに入り込んでいた電
荷の一部が蓄積セルＣ内に混入するので高調波歪が発生
する。この信号サンプリング電極３下に入り込んでいる
電荷量は、信号サンプリング電極３下の転送セルＢの面
積にほぼ比例する。したがつて、高調波歪を小さくする
には、信号サンプリング電極３下の転送セルＢの面積を
小さくすることが必要である。この発明は、上記の点に
かんがみなされたもので、信号サンプリング電極下の信
号電荷注入部の電荷転送路を狭くすることにより、この
信号サンプリング電極下の転送セルの面積を小さくでき
、それによつて高調波歪の低減化を期することのできる
アナログ信号処理電荷結合装置を提供することを目的と
する。
次に、この発明のアナログ信号処理電荷結合装置の実施
例について図面に基づき説明する。
例について図面に基づき説明する。
第２図はその一実施例の構成を示す平面図てあり、電圧
入力法を用いた４相駆動アナログＣＣＤに適用した場合
の実施例を示すものであつて、信号注入部の部分を主体
的に示している。この第２図において、１１は主電荷転
送路の電荷転送路境界を示し、Ｗ１はその幅、１２は信
号電荷注入部の電荷転送路境界、Ｗ２はその幅を示す。
入力法を用いた４相駆動アナログＣＣＤに適用した場合
の実施例を示すものであつて、信号注入部の部分を主体
的に示している。この第２図において、１１は主電荷転
送路の電荷転送路境界を示し、Ｗ１はその幅、１２は信
号電荷注入部の電荷転送路境界、Ｗ２はその幅を示す。
この信号電荷注入部の電荷転送路境界１２の幅Ｗ２は主
電荷転送路の電荷転送路境界１１の幅Ｗ１よりも狭く形
成されている。電荷転送路境界１１と１２は電荷転送路
境界１３によりつながれている。このように、この発明
においては、信号電荷注入部の電荷転送路境界の幅は主
電荷転送路の電荷転送路境界の幅よりも狭く形成されて
いるものであるから、それにともない、信号電荷注入部
の電荷転送路は主電荷転送路よりも狭く形成されている
ものである。
電荷転送路の電荷転送路境界１１の幅Ｗ１よりも狭く形
成されている。電荷転送路境界１１と１２は電荷転送路
境界１３によりつながれている。このように、この発明
においては、信号電荷注入部の電荷転送路境界の幅は主
電荷転送路の電荷転送路境界の幅よりも狭く形成されて
いるものであるから、それにともない、信号電荷注入部
の電荷転送路は主電荷転送路よりも狭く形成されている
ものである。
すなわち、信号電荷注入部における入力ダイオード１４
はこの信号電荷注入部以外の主電荷転送路を構成する各
セルよりも面積が小さく形成されている。
はこの信号電荷注入部以外の主電荷転送路を構成する各
セルよりも面積が小さく形成されている。
この入力ダイオード１４にはアナログの信号電圧■ｎが
印加されるようになつている。この入力ダイオード１４
には転送セルＡが接合されており、この転送セルＡ上に
制御電極１５が設けられている。制御電極１５は信号電
圧Ｖｌｎにサンプリング信号ψ，の混入を防ぐために設
けられたものであり、この制御電極１５には常に一定値
の直流電圧ＶＣｌが印加されるようになつている。上記
転送セルＡに転送セルＢが接合されており、この転送セ
ルＢは制御電極１５下の信号電荷注入部の電荷転送路境
界１２に包囲されている。この転送セルＢおよび転送セ
ルＡ上には信号サンプリング電極１６が設けられている
。この信号サンプリング電極１６にはサンプリング信号
ψ，の電圧が印加されるようになつており、このサンプ
リング信号φｓにより、入力ダイオード１４に入力され
た信号電圧Ｖｉｎに対応する信号電荷が転送セルＡ，Ｂ
を経て蓄積セルＣへ注入されかつ蓄積されるようになつ
ている。すなわち、サンプリング信号ψ，により、蓄積
セルＣへの信号電荷の注入制御を行なうようになつてい
る。蓄積セルＣ上には信号蓄積電極１９が設けられてい
る。ところで、信号電荷注入部の電荷転送路の幅Ｗ２を
主電荷転送路の幅Ｗ１より狭くした構成において、いま
、信号蓄積電極１９の一辺（図において左辺）が電荷転
送路境界１３に一致する状態にして電極群を形成するも
のとし、その際マスクずれにより電極群が図において左
側にずれて形成されたとすると、信号蓄積電極１９下の
蓄積セルＣの面積（境界１１，１３内の面積）が、図に
おいて右隣りの転送電極２０や、さらにその右隣りの信
号蓄積電極２１など（電極１９と同一寸法）のそれ（境
界１１内の面積）と比較して小さくなつてしまう。
印加されるようになつている。この入力ダイオード１４
には転送セルＡが接合されており、この転送セルＡ上に
制御電極１５が設けられている。制御電極１５は信号電
圧Ｖｌｎにサンプリング信号ψ，の混入を防ぐために設
けられたものであり、この制御電極１５には常に一定値
の直流電圧ＶＣｌが印加されるようになつている。上記
転送セルＡに転送セルＢが接合されており、この転送セ
ルＢは制御電極１５下の信号電荷注入部の電荷転送路境
界１２に包囲されている。この転送セルＢおよび転送セ
ルＡ上には信号サンプリング電極１６が設けられている
。この信号サンプリング電極１６にはサンプリング信号
ψ，の電圧が印加されるようになつており、このサンプ
リング信号φｓにより、入力ダイオード１４に入力され
た信号電圧Ｖｉｎに対応する信号電荷が転送セルＡ，Ｂ
を経て蓄積セルＣへ注入されかつ蓄積されるようになつ
ている。すなわち、サンプリング信号ψ，により、蓄積
セルＣへの信号電荷の注入制御を行なうようになつてい
る。蓄積セルＣ上には信号蓄積電極１９が設けられてい
る。ところで、信号電荷注入部の電荷転送路の幅Ｗ２を
主電荷転送路の幅Ｗ１より狭くした構成において、いま
、信号蓄積電極１９の一辺（図において左辺）が電荷転
送路境界１３に一致する状態にして電極群を形成するも
のとし、その際マスクずれにより電極群が図において左
側にずれて形成されたとすると、信号蓄積電極１９下の
蓄積セルＣの面積（境界１１，１３内の面積）が、図に
おいて右隣りの転送電極２０や、さらにその右隣りの信
号蓄積電極２１など（電極１９と同一寸法）のそれ（境
界１１内の面積）と比較して小さくなつてしまう。
このことは、Ｓ／Ｎ上好ましくない。そこて、信号蓄積
電極１９を図のように境界１３から離して電極群を形成
し、電極１９の左辺と境界１３間の領域をマスクずれの
マージン領域（セルＢ２，Ｂ３であり、これは共に転送
セルＢの一部分で、蓄積セルＣに接合している）として
いる。このようにすれば、電極群が図において左側に多
少すれて形成されたとしても、電極１９の境界１１，１
３内の面積と電極２０，２１の境界１１，１３内の面積
は一致する。しかし、そのようにすると、サンプリング
信号ψ，によつて信号蓄積電極１９下の蓄積セルＣに信
号電荷を蓄える際に、前記マージン領域に電荷が入り込
む恐れがあり、そこで、第２図においては、前記信号サ
ンプリング電極１６に並行して、上下に数μｍ離して障
壁電極１７，１８を配設し、この障壁電極１７，１８を
常にある低電圧（たとえば、グランド電位）を接続する
ことにより、前記マージン領域を無効領域（電位障壁）
とし、前記の問題点を解決している。この障壁電極１７
と１８および信号サンプリング電極１６との隙間が数Ｐ
７Ｔｔ．程度でれば、サンプリング動作に悪影響を及ぼ
すようなことはない。
電極１９を図のように境界１３から離して電極群を形成
し、電極１９の左辺と境界１３間の領域をマスクずれの
マージン領域（セルＢ２，Ｂ３であり、これは共に転送
セルＢの一部分で、蓄積セルＣに接合している）として
いる。このようにすれば、電極群が図において左側に多
少すれて形成されたとしても、電極１９の境界１１，１
３内の面積と電極２０，２１の境界１１，１３内の面積
は一致する。しかし、そのようにすると、サンプリング
信号ψ，によつて信号蓄積電極１９下の蓄積セルＣに信
号電荷を蓄える際に、前記マージン領域に電荷が入り込
む恐れがあり、そこで、第２図においては、前記信号サ
ンプリング電極１６に並行して、上下に数μｍ離して障
壁電極１７，１８を配設し、この障壁電極１７，１８を
常にある低電圧（たとえば、グランド電位）を接続する
ことにより、前記マージン領域を無効領域（電位障壁）
とし、前記の問題点を解決している。この障壁電極１７
と１８および信号サンプリング電極１６との隙間が数Ｐ
７Ｔｔ．程度でれば、サンプリング動作に悪影響を及ぼ
すようなことはない。
また、この信号サンプリング電極１６は信号電荷．注入
部の電荷転送路およびこの信号電荷注入部以外の主電荷
転送路（第２図の右側）にも面しているが、この信号サ
ンプリング電極１６の幅は信号電荷注入部の電荷転送路
の幅Ｗ２に近い幅であり、信号電荷注入部以外の主電荷
転送路の幅Ｗ１に比べて大幅に短かくなつている。その
短かくなつた分だけ高調波信号成分による歪の小さいア
ナログＣＣＤを得ることがてきる。また、蓄積セルＣに
蓄えられた信号電荷は信号電荷注入部以外の主電荷転送
路に転送されて行くようになつているが、この主電荷転
送路は蓄積セルＣに転送セルＤ１蓄積セルＥ１転送セル
Ｆ１蓄積セルＧを順次接合して形成されており、転送セ
ルＤ上に転送電極２０が設けられ、蓄積セルＥ上に信号
蓄積電極２１が設けられ、転送セルＦ上に転送電極２２
が設けられ、蓄積電極Ｇ上に信号蓄積電極２３が設けら
れている。
部の電荷転送路およびこの信号電荷注入部以外の主電荷
転送路（第２図の右側）にも面しているが、この信号サ
ンプリング電極１６の幅は信号電荷注入部の電荷転送路
の幅Ｗ２に近い幅であり、信号電荷注入部以外の主電荷
転送路の幅Ｗ１に比べて大幅に短かくなつている。その
短かくなつた分だけ高調波信号成分による歪の小さいア
ナログＣＣＤを得ることがてきる。また、蓄積セルＣに
蓄えられた信号電荷は信号電荷注入部以外の主電荷転送
路に転送されて行くようになつているが、この主電荷転
送路は蓄積セルＣに転送セルＤ１蓄積セルＥ１転送セル
Ｆ１蓄積セルＧを順次接合して形成されており、転送セ
ルＤ上に転送電極２０が設けられ、蓄積セルＥ上に信号
蓄積電極２１が設けられ、転送セルＦ上に転送電極２２
が設けられ、蓄積電極Ｇ上に信号蓄積電極２３が設けら
れている。
これらのうち、転送電極２０には制御クロツクノ電圧ψ
３、信号蓄積電極２１には制御クロック電圧φ４、転送
電極２２には制御クロック電圧φ１、信号蓄積電極２３
には制御ク咄ンク電圧φ２がそれぞれ印加されるように
なつている。
３、信号蓄積電極２１には制御クロック電圧φ４、転送
電極２２には制御クロック電圧φ１、信号蓄積電極２３
には制御ク咄ンク電圧φ２がそれぞれ印加されるように
なつている。
これらの制御クロック電圧ψ１〜φ４はそれぞれ所定値
位相を異にするものである。この制御クロック電圧φ３
，φ４，ψ１，ψ２・ ・・が順次転送電極２０、信
号蓄積電極２１．転送電極２２、信号蓄積電極２３に加
えられることにより、蓄積セルＣに蓄えられている信号
電荷は、転送セルＤ、蓄積”セルＥ１転送セルＦ、蓄積
セルＧの主電荷転送路に順次転送されて行く。なお、以
上の説明においては、信号電圧■Ｉｎを入力ダイオード
１４に印加する電圧入力法の場合について述べてきたが
、他の電位平衡法の場合にも同様に適用することができ
る。
位相を異にするものである。この制御クロック電圧φ３
，φ４，ψ１，ψ２・ ・・が順次転送電極２０、信
号蓄積電極２１．転送電極２２、信号蓄積電極２３に加
えられることにより、蓄積セルＣに蓄えられている信号
電荷は、転送セルＤ、蓄積”セルＥ１転送セルＦ、蓄積
セルＧの主電荷転送路に順次転送されて行く。なお、以
上の説明においては、信号電圧■Ｉｎを入力ダイオード
１４に印加する電圧入力法の場合について述べてきたが
、他の電位平衡法の場合にも同様に適用することができ
る。
その場合、たとえば、入力ダイオード１４にサンプリン
グ信号ψ，の電圧を印加し、信号サンプリング電極１６
に信号電圧Ｖｉｎを印加する。また、上記の説明では、
４相駆動アナログＣＣＤとしたが、２相あるいは３相駆
動アナログＣＣＤにも同様に適用できることは云うまで
もない。
グ信号ψ，の電圧を印加し、信号サンプリング電極１６
に信号電圧Ｖｉｎを印加する。また、上記の説明では、
４相駆動アナログＣＣＤとしたが、２相あるいは３相駆
動アナログＣＣＤにも同様に適用できることは云うまで
もない。
さらに、第２図中において、制御電極１５は第１層目の
電極層で形成し、信号サンプリング電極１６および障害
電極１７，１８は第２層目の電極層で、信号蓄積電極１
９は第１層目の電極層で形成するのが一般的てあるが、
電極配置に変更を加えて、第１層目と第２層目を逆に使
用することも可能てある。さらに、この発明の他の実施
例として、第２図の電極構成を一部変更して、電荷転送
路境界１２て境界づけられる信号電荷注入部の電荷転送
路を上または下に片寄らせて、電荷転送路境界１１で境
界つけられる信号電荷注入部以外の主電荷転送路に境界
線の一方を一致させて、２つの障壁電極１７，１８を１
つの電極にしてしまうことも可能である。
電極層で形成し、信号サンプリング電極１６および障害
電極１７，１８は第２層目の電極層で、信号蓄積電極１
９は第１層目の電極層で形成するのが一般的てあるが、
電極配置に変更を加えて、第１層目と第２層目を逆に使
用することも可能てある。さらに、この発明の他の実施
例として、第２図の電極構成を一部変更して、電荷転送
路境界１２て境界づけられる信号電荷注入部の電荷転送
路を上または下に片寄らせて、電荷転送路境界１１で境
界つけられる信号電荷注入部以外の主電荷転送路に境界
線の一方を一致させて、２つの障壁電極１７，１８を１
つの電極にしてしまうことも可能である。
以上詳述したように、この発明のアナログ信号処理電荷
結合装置は、複数の電極を繰返し単位として周期的電極
配列を行ない信号電荷注入部に入力ダイオードを有する
とともに、この電荷注入部にアナログの信号電圧とそれ
をサンプリングするためのサンプリング信号を加え、こ
のサンプリング信号によつて信号電圧に応じた信号電荷
を主電荷転送路に転送させるアナログＣＣＤにおいて、
上記入力ダイオードを主電荷転送路よりも幅を狭くする
とともに、この入力ダイオードと主電荷転送路との間に
第１、第２の転送セルを接合して信号電荷注入部の電荷
転送路を形成し、第１の転送セルに一定電圧を印加する
第１の電極を設け、第２の転送セルの一部には信号電圧
またはサンプリング信号を加える第２の電極を設け、さ
らに、第２の電極を境にして主電荷転送路よりも信号電
荷注入部の電荷転送路の幅を狭くして、結果的にこの信
号電荷注入部の電荷転送路の面積の減少を図つたことに
より、この信号電荷注入部の電荷転送路の面積の縮小分
だけ高調波信号成分に対する歪を低減できるものである
。
結合装置は、複数の電極を繰返し単位として周期的電極
配列を行ない信号電荷注入部に入力ダイオードを有する
とともに、この電荷注入部にアナログの信号電圧とそれ
をサンプリングするためのサンプリング信号を加え、こ
のサンプリング信号によつて信号電圧に応じた信号電荷
を主電荷転送路に転送させるアナログＣＣＤにおいて、
上記入力ダイオードを主電荷転送路よりも幅を狭くする
とともに、この入力ダイオードと主電荷転送路との間に
第１、第２の転送セルを接合して信号電荷注入部の電荷
転送路を形成し、第１の転送セルに一定電圧を印加する
第１の電極を設け、第２の転送セルの一部には信号電圧
またはサンプリング信号を加える第２の電極を設け、さ
らに、第２の電極を境にして主電荷転送路よりも信号電
荷注入部の電荷転送路の幅を狭くして、結果的にこの信
号電荷注入部の電荷転送路の面積の減少を図つたことに
より、この信号電荷注入部の電荷転送路の面積の縮小分
だけ高調波信号成分に対する歪を低減できるものである
。
また、この発明の装置によれば、第２の電極と並行して
第２の転送セル上に、低電圧が印加された電極を更に設
けたので、次のような効果を有する。
第２の転送セル上に、低電圧が印加された電極を更に設
けたので、次のような効果を有する。
すなわち、信号電荷注入部の電荷転送路の幅を主電荷転
送路の幅より狭くした構成において、電極群形成の際の
マスクすれ（電極すれ）を考慮して、主電荷転送路始端
の電極をその始端から内側に離して電極群を形成したと
しても、前記始端と、その始端の前記電極間の領域（前
記第２の電極に対応しない第２の転送セル部分に対応）
を前記低電圧印加の電極て無効領域（電位障害）とする
ことができ、その嶺域に、本来、信号電荷注入部の電荷
転送路から主電荷転送路の蓄積セルに蓄えられるべき信
号電荷が入り込むことを防止できる。
送路の幅より狭くした構成において、電極群形成の際の
マスクすれ（電極すれ）を考慮して、主電荷転送路始端
の電極をその始端から内側に離して電極群を形成したと
しても、前記始端と、その始端の前記電極間の領域（前
記第２の電極に対応しない第２の転送セル部分に対応）
を前記低電圧印加の電極て無効領域（電位障害）とする
ことができ、その嶺域に、本来、信号電荷注入部の電荷
転送路から主電荷転送路の蓄積セルに蓄えられるべき信
号電荷が入り込むことを防止できる。
【図面の簡単な説明】
第１図は従来のアナログ信号処理電荷結合装置の構成を
示す図、第２図はこの発明のアナログ信号処理電荷結合
装置の一実施例の構成を示す図てある。 Ａ，Ｂ，Ｄ，Ｆ・・・・・・転送セル、Ｃ，Ｅ，Ｇ・・
・・蓄積セル、１１，１２，１３・・・・・電荷転送路
境界、１４・・・・・・入力ダイオード、１５・・・・
・制御電圧、１６・・・・・・信号サンプリング電極、
１７，１８・・・・障壁電極、１９，２１，２３・・・
・・・信号蓄積電極、２０，２２・・・・・転送電極。
示す図、第２図はこの発明のアナログ信号処理電荷結合
装置の一実施例の構成を示す図てある。 Ａ，Ｂ，Ｄ，Ｆ・・・・・・転送セル、Ｃ，Ｅ，Ｇ・・
・・蓄積セル、１１，１２，１３・・・・・電荷転送路
境界、１４・・・・・・入力ダイオード、１５・・・・
・制御電圧、１６・・・・・・信号サンプリング電極、
１７，１８・・・・障壁電極、１９，２１，２３・・・
・・・信号蓄積電極、２０，２２・・・・・転送電極。
Claims (1)
- １ 転送セルおよび蓄積セルを接合して電荷を順次転送
する主電荷転送路と、この主電荷転送路よりも幅を狭く
して信号電荷注入部に設けられ、信号電圧あるいはサン
プリング信号が加えられる入力ダイオードと、この入力
ダイオードと上記主電荷転送路との間に接合され信号電
荷注入部の電荷転送路を形成する第１、第２の転送セル
と、上記第１の転送セルに所定の一定電圧を印加する第
１の電極と、上記第２の転送セル上の一部に設けられサ
ンプリング信号あるいは信号電圧が印加される第２の電
極と、上記第２の転送セル上に上記第２の電極の少なく
とも片側で設けられかつ上記信号電荷注入部の電荷転送
路からの信号電荷を上記主電荷転送路における蓄積セル
に蓄える際に上記第２の電極に対応しない第２の転送セ
ルの部分を電位障壁とするために低電圧が印加される電
極とよりなり、上記第２の電極を境にして主電荷転送路
よりも信号電荷注入部の電荷転送路の幅を狭くしたこと
を特徴とするアナログ信号処理電荷結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290778A JPS6050068B2 (ja) | 1978-07-10 | 1978-07-10 | アナログ信号処理電荷結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290778A JPS6050068B2 (ja) | 1978-07-10 | 1978-07-10 | アナログ信号処理電荷結合装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4640185A Division JPS60217597A (ja) | 1985-03-11 | 1985-03-11 | アナログ信号処理電荷結合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5511304A JPS5511304A (en) | 1980-01-26 |
| JPS6050068B2 true JPS6050068B2 (ja) | 1985-11-06 |
Family
ID=13787317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290778A Expired JPS6050068B2 (ja) | 1978-07-10 | 1978-07-10 | アナログ信号処理電荷結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050068B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229010Y2 (ja) * | 1983-09-16 | 1990-08-03 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217597A (ja) * | 1985-03-11 | 1985-10-31 | Oki Electric Ind Co Ltd | アナログ信号処理電荷結合装置 |
| FR2597647B1 (fr) * | 1986-04-18 | 1992-06-12 | Thomson Csf | Registre a decalage a transfert de charge muni d'un dispositif de lecture en tension sur diode flottante |
-
1978
- 1978-07-10 JP JP8290778A patent/JPS6050068B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229010Y2 (ja) * | 1983-09-16 | 1990-08-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5511304A (en) | 1980-01-26 |
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