JPS6049944B2 - バッファ記憶制御方式 - Google Patents
バッファ記憶制御方式Info
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- JPS6049944B2 JPS6049944B2 JP55187827A JP18782780A JPS6049944B2 JP S6049944 B2 JPS6049944 B2 JP S6049944B2 JP 55187827 A JP55187827 A JP 55187827A JP 18782780 A JP18782780 A JP 18782780A JP S6049944 B2 JPS6049944 B2 JP S6049944B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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Description
【発明の詳細な説明】
本発明は、あるページサイズで運用されるオペレーティ
ングシステムの管理下で最適なように構成されたバッフ
ァ記憶装置に係わり、特に、前記ページサイズの半分の
ページサイズで運用されるオペレーティングシステムの
もとでも従来のようにバッファ記憶装置を半分に縮退し
て使用するこＪとなく、バッファ装置の容量のすべてを
使用できるようにしたバッファ記憶装置方式に関する。
ングシステムの管理下で最適なように構成されたバッフ
ァ記憶装置に係わり、特に、前記ページサイズの半分の
ページサイズで運用されるオペレーティングシステムの
もとでも従来のようにバッファ記憶装置を半分に縮退し
て使用するこＪとなく、バッファ装置の容量のすべてを
使用できるようにしたバッファ記憶装置方式に関する。
従来行なわれているこの種の記憶制御方式ではページサ
イズＡでアクセスするのに最適な構成に作られたバッフ
ァ記憶制御方式ではページサイズグが半分の場合は、実
アドレス部のみでディレクトリー、バッファ記憶をアク
セスしなければならないため、バッファ記憶の半分しか
使用できず、システムの効率を低下させるという欠点が
あつた。本発明は、ハード面からは連想メモリとディレ
クトリのアクセス時間がバッファ記憶のアクセス時間に
比較してほぼ半分ぐらいであることと、該バッファ記憶
上にデータがない場合、主記憶からデータを転送してく
るのに一定の時間を必要とすることに着目し、かつ、ソ
フト面からは実行中のプログラム命令やデータを参照す
るとき、現在アクセスしている情報を含む部分集合の近
傍に集中する局所性に着目し、ページサイズが半分にな
つた時でもバッファ記憶装置を全部使いシステム効率を
上けることを目的とするものである。この目的は、仮想
アドレスを実アドレスに変換するアドレス変換機能を具
備し、仮想アドレスと実アドレスとの対応の一部を登録
してある連想メモリと主記憶装置のデータの一部を保持
しているバッファ記憶装置と、上記主記憶装置とバッフ
ァ記憶装置との対応を保持しているディレクトリーを有
し、該連想メモリ参照とディレクトリー及びバッファ記
憶装置の参照を並行して行ない、かつ所定ページサイズ
の時は仮想アドレス中のアドレス変換対象とならない実
アドレスを用いて、ディレクトリーとバッファ記憶装置
をアクセスする計算機シスデムにおいて、前記ディレク
トリーとバッファ記憶装置をアクセスした際の最上位ア
ドレスを保持するアドレス保持手段と：前記ディレクト
リーとバッファ記憶装置をアクセスする最上位アドレス
をアドレス保持手段により与えられるアドレスに修飾す
る修飾手段と：前記ディレクトリーをアクセスしたアド
レスとディレクトリーより読出した実アドレス部を比較
する第１比較手段と：前記連想メモリより読出した実ア
ドレス部の最上位アドレスと前記アドレス保持手段によ
つて保−持されているアドレスとを比較する第２の比較
手段とを設け、前記所定ページサイズの時はディレクト
リー、バッファ記憶装置をアクセスする最上位アドレス
は、仮想アドレス中の実アドレス部の最上位アドレスを
用い、該ページサイズの半分のページサイズの時はディ
レクトリー、バッファ記憶装置をアクセスする最上位ア
ドレスを前記アドレス保持手段と修飾手段により置換し
、第１比較手段により比較した結果が一致せず、かつ第
２比較手段により比較した結果が一致しない場合はアド
レス保持手段によつて保持されている値を反転させ、か
つ修飾手段により最上位アドレスを置換して再度ディレ
クトリー、バッファ記憶装置をアクセスするアクセス手
段を備えることを特徴とするバッファ記憶装置方式によ
り達成される。
イズＡでアクセスするのに最適な構成に作られたバッフ
ァ記憶制御方式ではページサイズグが半分の場合は、実
アドレス部のみでディレクトリー、バッファ記憶をアク
セスしなければならないため、バッファ記憶の半分しか
使用できず、システムの効率を低下させるという欠点が
あつた。本発明は、ハード面からは連想メモリとディレ
クトリのアクセス時間がバッファ記憶のアクセス時間に
比較してほぼ半分ぐらいであることと、該バッファ記憶
上にデータがない場合、主記憶からデータを転送してく
るのに一定の時間を必要とすることに着目し、かつ、ソ
フト面からは実行中のプログラム命令やデータを参照す
るとき、現在アクセスしている情報を含む部分集合の近
傍に集中する局所性に着目し、ページサイズが半分にな
つた時でもバッファ記憶装置を全部使いシステム効率を
上けることを目的とするものである。この目的は、仮想
アドレスを実アドレスに変換するアドレス変換機能を具
備し、仮想アドレスと実アドレスとの対応の一部を登録
してある連想メモリと主記憶装置のデータの一部を保持
しているバッファ記憶装置と、上記主記憶装置とバッフ
ァ記憶装置との対応を保持しているディレクトリーを有
し、該連想メモリ参照とディレクトリー及びバッファ記
憶装置の参照を並行して行ない、かつ所定ページサイズ
の時は仮想アドレス中のアドレス変換対象とならない実
アドレスを用いて、ディレクトリーとバッファ記憶装置
をアクセスする計算機シスデムにおいて、前記ディレク
トリーとバッファ記憶装置をアクセスした際の最上位ア
ドレスを保持するアドレス保持手段と：前記ディレクト
リーとバッファ記憶装置をアクセスする最上位アドレス
をアドレス保持手段により与えられるアドレスに修飾す
る修飾手段と：前記ディレクトリーをアクセスしたアド
レスとディレクトリーより読出した実アドレス部を比較
する第１比較手段と：前記連想メモリより読出した実ア
ドレス部の最上位アドレスと前記アドレス保持手段によ
つて保−持されているアドレスとを比較する第２の比較
手段とを設け、前記所定ページサイズの時はディレクト
リー、バッファ記憶装置をアクセスする最上位アドレス
は、仮想アドレス中の実アドレス部の最上位アドレスを
用い、該ページサイズの半分のページサイズの時はディ
レクトリー、バッファ記憶装置をアクセスする最上位ア
ドレスを前記アドレス保持手段と修飾手段により置換し
、第１比較手段により比較した結果が一致せず、かつ第
２比較手段により比較した結果が一致しない場合はアド
レス保持手段によつて保持されている値を反転させ、か
つ修飾手段により最上位アドレスを置換して再度ディレ
クトリー、バッファ記憶装置をアクセスするアクセス手
段を備えることを特徴とするバッファ記憶装置方式によ
り達成される。
以下本発明を図面を用いて詳細に説明する。第１図はペ
ージサイズが半分の時の仮想アドレスの形式を示す図で
ある。図において、１１はＳ″ｘ（セグメント部）、１
２はＰｘ（ページ部）、１３はα。（仮想アドレス）、
１４はα１・・・αｎ（ＲＢ実アドレス部）、１５はＲ
Ｃ（バッファ記憶装置の１ブロック内のデータを指定す
る）である。第２図はディレクトリとバッファ記憶を示
す図である。図において、２１はα。＝０、２２はα０
＝１、２３はＤＩＲ（ディレクトリ）、２４はＢＳ（バ
ッファ記憶）、２５はページサイズが半分のときこの部
分が、縮退される（αｏ＝１）（斜線部）ものである。
第３図は本発明の一実施例を示す図である。
ージサイズが半分の時の仮想アドレスの形式を示す図で
ある。図において、１１はＳ″ｘ（セグメント部）、１
２はＰｘ（ページ部）、１３はα。（仮想アドレス）、
１４はα１・・・αｎ（ＲＢ実アドレス部）、１５はＲ
Ｃ（バッファ記憶装置の１ブロック内のデータを指定す
る）である。第２図はディレクトリとバッファ記憶を示
す図である。図において、２１はα。＝０、２２はα０
＝１、２３はＤＩＲ（ディレクトリ）、２４はＢＳ（バ
ッファ記憶）、２５はページサイズが半分のときこの部
分が、縮退される（αｏ＝１）（斜線部）ものである。
第３図は本発明の一実施例を示す図である。
図において３０は最上位アドレス修飾回路、３１はＩＦ
′Ａ（命令フエツチＡ）、３２は０ＰＡ（オペランドデ
ータフエツチＡ）、３３はＤＲＯ−ＤＲｎｌ３４はＴＬ
ＢＮＨＴ（連想メモリ上にアドレスがない）、３５はＬ
ＡＲレジスタ、３６はアドレス変換コントロール、３７
はＬ１、３８はＬ２、３９はα。−α。、３１０はＴＷ
ＤＲｌ３ｌｌはＴＬＢ（連想メモリ）、３１３は１１２
のページサイズ、３１４はＣＭＰｌ（比較回路１）、３
１５はＲｎ３ｌ６はＴＬＢＨＩＴ（連想メモリ上にアド
レスがある）、３１７はＢＳＨＩＴｌ３ｌ８はＢＳＮＨ
Ｔ（バッファ記憶上に該当するデータがない）、３１９
はＲＥＦＥＣＨコントロール、３２０はＩＦ（インスト
ラクシヨンフエツチ）、３２１は０Ｐ（オペランドフエ
ツチ）、３２２はＤＲｎｌ３２３はＦＦｌ（フリップフ
ロップ回路１）、３２４はＦＦ２（フリップフロップ回
路２）、３２６はＭａＯｌ３２８はＲＡＲｌ３２９はＲ
。−Ｒｎｌ３３Ｏはα。、３３２はＭＳ（主記憶）、３
３３はＢＡＲｌ３３５は比較回路２、３３６はＭＳコン
トロール部、３３８は要求元である。第１図のように仮
想アドレス部は２段階のアドレス変換機能を有するシス
テムにおいては公知の事実であるセグメント部（Ｓｘ）
１１とページ部（Ｐｘ）１２から構成されている。
′Ａ（命令フエツチＡ）、３２は０ＰＡ（オペランドデ
ータフエツチＡ）、３３はＤＲＯ−ＤＲｎｌ３４はＴＬ
ＢＮＨＴ（連想メモリ上にアドレスがない）、３５はＬ
ＡＲレジスタ、３６はアドレス変換コントロール、３７
はＬ１、３８はＬ２、３９はα。−α。、３１０はＴＷ
ＤＲｌ３ｌｌはＴＬＢ（連想メモリ）、３１３は１１２
のページサイズ、３１４はＣＭＰｌ（比較回路１）、３
１５はＲｎ３ｌ６はＴＬＢＨＩＴ（連想メモリ上にアド
レスがある）、３１７はＢＳＨＩＴｌ３ｌ８はＢＳＮＨ
Ｔ（バッファ記憶上に該当するデータがない）、３１９
はＲＥＦＥＣＨコントロール、３２０はＩＦ（インスト
ラクシヨンフエツチ）、３２１は０Ｐ（オペランドフエ
ツチ）、３２２はＤＲｎｌ３２３はＦＦｌ（フリップフ
ロップ回路１）、３２４はＦＦ２（フリップフロップ回
路２）、３２６はＭａＯｌ３２８はＲＡＲｌ３２９はＲ
。−Ｒｎｌ３３Ｏはα。、３３２はＭＳ（主記憶）、３
３３はＢＡＲｌ３３５は比較回路２、３３６はＭＳコン
トロール部、３３８は要求元である。第１図のように仮
想アドレス部は２段階のアドレス変換機能を有するシス
テムにおいては公知の事実であるセグメント部（Ｓｘ）
１１とページ部（Ｐｘ）１２から構成されている。
実アドレス部ＲＢｌ４がディレクトリー２３とバッファ
記憶装置２４をアクセスするアドレスであり、Ｒｃｌ５
はバッファ記憶装置２４の１ブロック内のデータを指定
するのに用いられる。
記憶装置２４をアクセスするアドレスであり、Ｒｃｌ５
はバッファ記憶装置２４の１ブロック内のデータを指定
するのに用いられる。
こ仮想アドレス部はオペレーティングシステムが
主記憶上に作成した変換テーブルを用いて対応する実ア
ドレスを得ることができるが一般には高速にアドレス変
換を行なうため仮想アドレスと実アドレスの対応の一部
を登録しておく連想メモリを１具備している。以後この
連想メモリをＴＬＢと呼ぶ。バッファ記憶アクセスにお
いてディレクトリー２３（以後ＤＩＲと呼ぶ）を参照す
ることによりバッファ記憶装置２４（以後ＢＳと呼ぶ）
に有効なデータがあるかどうかを知ることができる。ブ
ｌロックとは主記憶装置３３２（以後ＭＳと呼ぶ）から
ＢＳ２４へデータを転送するときの単位である。ＢＳ２
４へのアクセスは実アドレスで行う必要があり、かつ仮
想記憶方式をとるシステムではＴＬＢ３ｌｌアクセスと
並行してＢＳ２４アクセス２を行うのが効率的であるた
めアドレス変換に使用されないビット部（実アドレス部
）によりＢＳ２４アクセスを行うのが通例である。その
ためページサイズＡでアクセスするのに最適な構成に作
られたバッファ記憶制御方式でページサイズ１１２Ａ；
のときは図１に示したフォーマットでわかるようにα。
１３が仮想アドレス部に入つているのでα０＝０としα
１からα。
主記憶上に作成した変換テーブルを用いて対応する実ア
ドレスを得ることができるが一般には高速にアドレス変
換を行なうため仮想アドレスと実アドレスの対応の一部
を登録しておく連想メモリを１具備している。以後この
連想メモリをＴＬＢと呼ぶ。バッファ記憶アクセスにお
いてディレクトリー２３（以後ＤＩＲと呼ぶ）を参照す
ることによりバッファ記憶装置２４（以後ＢＳと呼ぶ）
に有効なデータがあるかどうかを知ることができる。ブ
ｌロックとは主記憶装置３３２（以後ＭＳと呼ぶ）から
ＢＳ２４へデータを転送するときの単位である。ＢＳ２
４へのアクセスは実アドレスで行う必要があり、かつ仮
想記憶方式をとるシステムではＴＬＢ３ｌｌアクセスと
並行してＢＳ２４アクセス２を行うのが効率的であるた
めアドレス変換に使用されないビット部（実アドレス部
）によりＢＳ２４アクセスを行うのが通例である。その
ためページサイズＡでアクセスするのに最適な構成に作
られたバッファ記憶制御方式でページサイズ１１２Ａ；
のときは図１に示したフォーマットでわかるようにα。
１３が仮想アドレス部に入つているのでα０＝０としα
１からα。
で作成される実アドレスＲＢｌ４でＤＩＲ２３ＢＳ２４
をアクセスしなければならずα。＝１に対応するＢＳの
半分を使用する．ことができなかつた。このためＢＳ２
４容量が半分しか使用できずシステム効率の低下を招く
要因であつた。本発明はし＼−ド面からＴＬＢ３ｌｌ，
ＤＩＲ２３のアクセス時間がＢＳ２４アクセス時間に比
較して一般的にほぼ半分ぐらいであること、ＢＳ２４上
にデータがない場合ＭＳ３３２よりデータを転送してく
るのに一定の時間を必要とすることに着目し、ソフト面
からは実行中のプログラムが命令やデータを参照すると
き現在アクセスしている情報を含む部分集合の近傍に集
中する局所性に着目し、従来の欠点を除去し１１２Ａペ
ージサイズのときでもバッファ記憶装置を有効に使用で
きるようにしたものである。
をアクセスしなければならずα。＝１に対応するＢＳの
半分を使用する．ことができなかつた。このためＢＳ２
４容量が半分しか使用できずシステム効率の低下を招く
要因であつた。本発明はし＼−ド面からＴＬＢ３ｌｌ，
ＤＩＲ２３のアクセス時間がＢＳ２４アクセス時間に比
較して一般的にほぼ半分ぐらいであること、ＢＳ２４上
にデータがない場合ＭＳ３３２よりデータを転送してく
るのに一定の時間を必要とすることに着目し、ソフト面
からは実行中のプログラムが命令やデータを参照すると
き現在アクセスしている情報を含む部分集合の近傍に集
中する局所性に着目し、従来の欠点を除去し１１２Ａペ
ージサイズのときでもバッファ記憶装置を有効に使用で
きるようにしたものである。
さて、ＴＬＢ３ｌｌのアクセスは公知の方法と弓じであ
るが、ＤＩＲ２３，ＢＳ２４のアクセスでｔプログラム
の局所性を考慮し、アクセス要求が丈前に発行されたア
クセス要求と同じページ内に５ると推定して最上位アド
レスＭａＯ３３６にα修飾回路３０を使用してフリップ
フロップ回路）値（イ）又は１）を発生させる。
るが、ＤＩＲ２３，ＢＳ２４のアクセスでｔプログラム
の局所性を考慮し、アクセス要求が丈前に発行されたア
クセス要求と同じページ内に５ると推定して最上位アド
レスＭａＯ３３６にα修飾回路３０を使用してフリップ
フロップ回路）値（イ）又は１）を発生させる。
以下１１２Ａページサイズの場合につき順次説明卜る。
０要求元からのアドレスがＬＡＲ３５レジスタにセット
され仮想アドレスの一部Ｌｌ３７を使用してＴＬＢ３ｌ
ｌがアクセスされる。仮想アドレスの残りＬ２３８とＴ
ＬＢ３ｌｌから読み出された仮想アドレス部Ｌ２３８が
比較回路ＣＭＰｌ３ｌ４で比較され、一致したならばＴ
ＬＢＨＩＴ３２６となる。ＤＩＲ２３，ＢＳ２４のアク
セスのアドレスとしては、ＭａＯ３２６のフリップフロ
ップ回路の値が使用され、残りのアドレスにはＬＡＲ３
５にセットされているα１−αＮｌ４の実アドレス部が
使用される。ＤＩＲ２３から読み出されたＲ。−Ｒｎ３
２ｌとＴＬＢＨＩＴ３ｌ６により読み出されているＲ。
−Ｒｎ３２ｌが比較回路０ＭＰ２３３５で比較され一致
したならばＢＳＨＩＴ３ｌ７となる。ＴＬＢＨＩＴ３ｌ
６で、かっＢＳＨＩＴ３ｌ７であれば、ＢＳ２４から必
要なデータが読み出され要求元へ転送される。
され仮想アドレスの一部Ｌｌ３７を使用してＴＬＢ３ｌ
ｌがアクセスされる。仮想アドレスの残りＬ２３８とＴ
ＬＢ３ｌｌから読み出された仮想アドレス部Ｌ２３８が
比較回路ＣＭＰｌ３ｌ４で比較され、一致したならばＴ
ＬＢＨＩＴ３２６となる。ＤＩＲ２３，ＢＳ２４のアク
セスのアドレスとしては、ＭａＯ３２６のフリップフロ
ップ回路の値が使用され、残りのアドレスにはＬＡＲ３
５にセットされているα１−αＮｌ４の実アドレス部が
使用される。ＤＩＲ２３から読み出されたＲ。−Ｒｎ３
２ｌとＴＬＢＨＩＴ３ｌ６により読み出されているＲ。
−Ｒｎ３２ｌが比較回路０ＭＰ２３３５で比較され一致
したならばＢＳＨＩＴ３ｌ７となる。ＴＬＢＨＩＴ３ｌ
６で、かっＢＳＨＩＴ３ｌ７であれば、ＢＳ２４から必
要なデータが読み出され要求元へ転送される。
２フリップフロップ回路の値でＤＩＲ２３，ＢＳ２４を
アクセスし、ＴＬＢＨＩＴ３ｌ６であるがＢＳＮＨＴ３
ｌ８のとき、ＴＬＢ３ｌｌより、読み出された実アドレ
ス部のＲｎ３ｌ５の値とフリップフロップ回路の値を比
較し、同じ値であれば再度ＴＬＢ３ｌｌ，ＤＩＲ２３，
ＢＳ２４をアクセスするＲＥＦＥＣＨコントロール３１
９は動作させずＭＳコントロール３３６よりＭＯＶＩＮ
を開始する。
アクセスし、ＴＬＢＨＩＴ３ｌ６であるがＢＳＮＨＴ３
ｌ８のとき、ＴＬＢ３ｌｌより、読み出された実アドレ
ス部のＲｎ３ｌ５の値とフリップフロップ回路の値を比
較し、同じ値であれば再度ＴＬＢ３ｌｌ，ＤＩＲ２３，
ＢＳ２４をアクセスするＲＥＦＥＣＨコントロール３１
９は動作させずＭＳコントロール３３６よりＭＯＶＩＮ
を開始する。
ＭＯＶＩＮによりＭＳ３３２から１ブロックのデータを
転送し、必要なデータを要求元３３８へ送ると同時にＢ
Ｓ２４土の該当するブロックへ登録する。この時、ＭＳ
３３２へ送られた実アドレスの上位ｍ退。−Ｒｎ３３９
（ＴＬＢ３ｌｌから読み出されたＲ。−Ｒ．．３３９で
ある）が、次回のアクセスに対する参照情報としてＤＩ
Ｒ２３へ登録される。ＢＡＲレジスタ３３３はＭＯＶＩ
Ｎ時のＤＩＲ２３，ＢＳ２４のアドレスを保持しており
、ＭＯＶＩＮのときのＤＩＲ２３，ＢＳ２４のアドレス
はフリップフロップ回路およびαｏ−αＮ３２９を使用
せずこのＢＡＲ３３３より送り出される。３ＴＬＢＨＩ
Ｔ３１６であり、ＢＳＮＨＴ３ｌ８でＴＬＢ３ｌｌより
読み出したＲｎ３ｌ５とフリップフロップ回路の値が異
なる時は、残り半分のＢＳ２４に該当するデータがある
可能性があるためフリップフロップの値を反転してＭａ
Ｏ３２６の値を発生させＲＥＦＥＴＣＨコントロール３
１９により次のサイクルで再度アクセスを行なう。この
時、ＢＳ２４上にデータがないことも予想して同時にＭ
Ｏ■Ｎを開始する。またフリップフロップ回路の値は新
しいＲｎ３ｌ５の値に変更される。ＢＡＲレジスタ３３
３にはＲＥＦＥＣＨコントロール３１９のとき使用され
たＭα。３２６の値とα１−αＮ３２７の値がセットさ
れＭＯＶＩＮ時に使用される。
転送し、必要なデータを要求元３３８へ送ると同時にＢ
Ｓ２４土の該当するブロックへ登録する。この時、ＭＳ
３３２へ送られた実アドレスの上位ｍ退。−Ｒｎ３３９
（ＴＬＢ３ｌｌから読み出されたＲ。−Ｒ．．３３９で
ある）が、次回のアクセスに対する参照情報としてＤＩ
Ｒ２３へ登録される。ＢＡＲレジスタ３３３はＭＯＶＩ
Ｎ時のＤＩＲ２３，ＢＳ２４のアドレスを保持しており
、ＭＯＶＩＮのときのＤＩＲ２３，ＢＳ２４のアドレス
はフリップフロップ回路およびαｏ−αＮ３２９を使用
せずこのＢＡＲ３３３より送り出される。３ＴＬＢＨＩ
Ｔ３１６であり、ＢＳＮＨＴ３ｌ８でＴＬＢ３ｌｌより
読み出したＲｎ３ｌ５とフリップフロップ回路の値が異
なる時は、残り半分のＢＳ２４に該当するデータがある
可能性があるためフリップフロップの値を反転してＭａ
Ｏ３２６の値を発生させＲＥＦＥＴＣＨコントロール３
１９により次のサイクルで再度アクセスを行なう。この
時、ＢＳ２４上にデータがないことも予想して同時にＭ
Ｏ■Ｎを開始する。またフリップフロップ回路の値は新
しいＲｎ３ｌ５の値に変更される。ＢＡＲレジスタ３３
３にはＲＥＦＥＣＨコントロール３１９のとき使用され
たＭα。３２６の値とα１−αＮ３２７の値がセットさ
れＭＯＶＩＮ時に使用される。
ＲＥＦＥＣＨアクセス３１９によりＢＳ２４上にデータ
があつた場合は要求元３３８へ転送されると同時にＭＯ
ＶＩＮはキャンセルする。
があつた場合は要求元３３８へ転送されると同時にＭＯ
ＶＩＮはキャンセルする。
ＢＳ２４上になかつた場合は２に述べたＭＯ■Ｎのとき
＊８ と同じである。４ＴＬＢＮＨＴ３４のときは公知
の方法によるアドレス変換により実アドレスが得られる
。
＊８ と同じである。４ＴＬＢＮＨＴ３４のときは公知
の方法によるアドレス変換により実アドレスが得られる
。
この時の実アドレスをＤＲＯ−ＤＲｎ３３とすると、Ｌ
ＡＲ３５の仮想アドレスの一部であるＬ２３８とＤＲＯ
−ＤＲｎ３３がＴＷＤＲ３ｌＯと呼ぶＴＬＢ登録レジス
タにセットされＴＬＢ３ｌｌへ登録される。同時にＤＲ
ｎ３３２とα４−αＮ３２７によりＤＩＲ２３，ＢＳ２
４が、アクセスされＤＩＲ２３より読出されたＲ。−Ｒ
ｎ３２９とＤＲｎ３３がＣＯＭＰ２３３５で比較されＢ
ＳＨＩＴ３ｌ７であればＢＳ２４より、ＢＳＮＨＴ３ｌ
８であればＭＯＶＩＮによりＭＳ３３２から必要なデー
タが要求元３３８へ転送される。ＤＩＲ２３，ＢＳ２４
をアクセスする時はＤＲｎ３３２が実アドレスであるた
めＢＳＮＨＴ３ｌ８であつてもＲＥＦＥＣＨアクセスは
開始されない。
ＡＲ３５の仮想アドレスの一部であるＬ２３８とＤＲＯ
−ＤＲｎ３３がＴＷＤＲ３ｌＯと呼ぶＴＬＢ登録レジス
タにセットされＴＬＢ３ｌｌへ登録される。同時にＤＲ
ｎ３３２とα４−αＮ３２７によりＤＩＲ２３，ＢＳ２
４が、アクセスされＤＩＲ２３より読出されたＲ。−Ｒ
ｎ３２９とＤＲｎ３３がＣＯＭＰ２３３５で比較されＢ
ＳＨＩＴ３ｌ７であればＢＳ２４より、ＢＳＮＨＴ３ｌ
８であればＭＯＶＩＮによりＭＳ３３２から必要なデー
タが要求元３３８へ転送される。ＤＩＲ２３，ＢＳ２４
をアクセスする時はＤＲｎ３３２が実アドレスであるた
めＢＳＮＨＴ３ｌ８であつてもＲＥＦＥＣＨアクセスは
開始されない。
またフリップフロップ回路の値としてＤＲｎ３３２がセ
ットされる。次に、フリップフロップ回路の内容と現ア
クセスで読み出されたＲｎ３ｌ５の内容により、どのよ
うな制御を実施するかを表１に示した。
ットされる。次に、フリップフロップ回路の内容と現ア
クセスで読み出されたＲｎ３ｌ５の内容により、どのよ
うな制御を実施するかを表１に示した。
表１において、ＦＦＯ（Ｒｎ）はフリップフロ．ノブ回
路にセットされている旧アクセス時のＲ。の値、Ｎ（Ｒ
ｎ）は現アクセスでＴＬＢ３ｌｌより読み出されたＲｎ
３ｌ５の値、ＦＦＮ（Ｒｎ）は新しくセットされたフリ
ップフロップ回路の値、この値が次のアクセス時にＦＦ
Ｏ（Ｒｎ）として使用される。以上の説明で述べた、最
初にフリップフロップ回路の内容によりＭａＯ３２６を
作に出しアクセスするのは局所性を利用したものであり
、同じページ内のアクセスであれば再アクセスの頻度を
減らすことができる。
路にセットされている旧アクセス時のＲ。の値、Ｎ（Ｒ
ｎ）は現アクセスでＴＬＢ３ｌｌより読み出されたＲｎ
３ｌ５の値、ＦＦＮ（Ｒｎ）は新しくセットされたフリ
ップフロップ回路の値、この値が次のアクセス時にＦＦ
Ｏ（Ｒｎ）として使用される。以上の説明で述べた、最
初にフリップフロップ回路の内容によりＭａＯ３２６を
作に出しアクセスするのは局所性を利用したものであり
、同じページ内のアクセスであれば再アクセスの頻度を
減らすことができる。
フリップフロップ回路の内容と読み出したＲｎ３ｌ５に
より再アクセスを行なうかどうかを決定できるのはＴＬ
Ｂ３ｌｌ，ＤＩＲ３３４のアクセス時間が速いことを利
用したものであり、予測してＭＯＶＩＮを開始しＢＳ２
４上にデータがあつた場合、これをキャンセルできるの
はＭＳ３２２からデータが転送されてくるのに一定時間
を必要とすることを利用したものである。
より再アクセスを行なうかどうかを決定できるのはＴＬ
Ｂ３ｌｌ，ＤＩＲ３３４のアクセス時間が速いことを利
用したものであり、予測してＭＯＶＩＮを開始しＢＳ２
４上にデータがあつた場合、これをキャンセルできるの
はＭＳ３２２からデータが転送されてくるのに一定時間
を必要とすることを利用したものである。
このように、本発明の方式によると、あるページサイズ
に最適なように構成されたバッファ記憶装置においてペ
ージサイズが半分の時でも縮退して使用せず、全容量の
バッファ記憶装置を有効に使用しシステム効率の低下を
防止できる効果がある。
に最適なように構成されたバッファ記憶装置においてペ
ージサイズが半分の時でも縮退して使用せず、全容量の
バッファ記憶装置を有効に使用しシステム効率の低下を
防止できる効果がある。
なおページサイズがＡのときはアドレス修飾は行なわれ
ず従来と全く同様に動作する。
ず従来と全く同様に動作する。
第１図はページサイズが半分の時の仮想アドレスの形式
を示す図てある。 第２図はディレクトリとバッファ記憶を示す図である。
第３図は本発明の一実施例を示す図である。符号の説明
、３１・・・ＩＦＡ（命令フエツチ）、３２・・・０Ｐ
Ａ（オペランドデータフエツチ）、３３・・・ＤＲＯ−
ＤＲｎ３４・・・ＴＬＢＮＨＴ（連想メモリ上にアドレ
スがない）、３５・・・ＬＡＲレジスタ、３・６・・・
アドレス変換コントロール、３７・・・Ｌ１、３８・・
・Ｌ２、３９・・・αｏ−α。
を示す図てある。 第２図はディレクトリとバッファ記憶を示す図である。
第３図は本発明の一実施例を示す図である。符号の説明
、３１・・・ＩＦＡ（命令フエツチ）、３２・・・０Ｐ
Ａ（オペランドデータフエツチ）、３３・・・ＤＲＯ−
ＤＲｎ３４・・・ＴＬＢＮＨＴ（連想メモリ上にアドレ
スがない）、３５・・・ＬＡＲレジスタ、３・６・・・
アドレス変換コントロール、３７・・・Ｌ１、３８・・
・Ｌ２、３９・・・αｏ−α。
Claims (1)
- １ 仮想アドレスを実アドレスに変換するアドレス変換
機能を具備し、仮想アドレスと実アドレスとの対応の一
部を発録してある連想メモリと主記憶装置のデータの一
部を保持しているバッファ記憶装置と、上記主記憶装置
とバッファ記憶装置との対応を保持しているディレクト
リーを有し、該連想メモリ参照とディレクトリー及びバ
ッファ記憶装置の参照を並行して行ない、かつ所定ペー
ジサイズの時は仮想アドレス中のアドレス変換対象とな
らない実アドレスを用いてディレクトリーとバッファ記
憶装置をアクセスする計算機システムにおいて、前記デ
ィレクトリーとバッファ記憶装置をアクセスした際の最
上位アドレスを保持するアドレス保持手段と：前記ディ
レクトリーとバッファ記憶装置をアクセスする最上位ア
ドレスをアドレス保持手段により与えられるアドレスに
修飾する修飾手段と：前記ディレクトリーをアクセスし
たアドレスとディレクトリーより読出した実アドレス部
を比較する第１比較手段と：前記連想メモリより読出し
た実アドレス部の最上位アドレスと前記アドレス保持手
段によつて保持されているアドレスとを比較する第２の
比較手段とを設け、前記所定ページサイズの時はディレ
クトリー、バッファ記憶装置をアクセスする最上位アド
レスは仮想アドレス中の実アドレス部の最上位アドレス
を用い、該ページサイズの半分のページサイズの時はデ
ィレクトリー、バッファ記憶装置をアクセスする最上位
アドレスを前記アドレス保持手段と修飾手段により置換
し、第１比較手段により比較した結果が一致せず、かつ
第２比較手段により比較した結果が一致しない場合はア
ドレス保持手段によつて保持されている値を反転させ、
かつ修飾手段により最上位アドレスを置換して再度ディ
レクトリー、バッファ記憶装置をアクセスするアクセス
手段を備えることを特徴とするバッファ記憶装置方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187827A JPS6049944B2 (ja) | 1980-12-29 | 1980-12-29 | バッファ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187827A JPS6049944B2 (ja) | 1980-12-29 | 1980-12-29 | バッファ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111871A JPS57111871A (en) | 1982-07-12 |
| JPS6049944B2 true JPS6049944B2 (ja) | 1985-11-06 |
Family
ID=16212920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187827A Expired JPS6049944B2 (ja) | 1980-12-29 | 1980-12-29 | バッファ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049944B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68926837T2 (de) * | 1988-06-07 | 1997-03-06 | Bull Hn Information Syst | Einrichtung und Verfahren zur verbesserten Umsetzung von virtueller zu realer Adresse für Cache-Speicherzugriff |
| JPH0721781B2 (ja) * | 1989-03-13 | 1995-03-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプロセツサ・システム |
-
1980
- 1980-12-29 JP JP55187827A patent/JPS6049944B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111871A (en) | 1982-07-12 |
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