JPS6049941B2

JPS6049941B2 - デ−タ処理装置

Info

Publication number: JPS6049941B2
Application number: JP10583277A
Authority: JP
Inventors: 義晴岩本; 一夫古川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-09-05
Filing date: 1977-09-05
Publication date: 1985-11-06
Also published as: JPS5439540A

Description

【発明の詳細な説明】本発明は、通常の演算回路とは別にインデキシング用
の加減算回路を有するマイクロプロャ宴制御方式のデー
タ処理装置においてファームウェア化されたプログラム
を効率よく実行するための装置構成に関するものである
。

一般に機械語の命令処理パターンは次の４種類に分類
できる。

すなわち、（１）メモリ制御部を用いての命令読み出し
サイクル（２）演算部を用いての命令のデータ部と所定
のレジスタとの内容を加算又は減算してオペランド又は
オペランドアドレスを作るインデキシングサイクル（３
）メモリ制御部を用いてのオペランドの読み出し又は書
きこみサイクルおよび（４）演算部を用いてのオペラン
ドに対する演算を行なう演算サイクルである。これら
４つの処理サイクルの組み合せによつて各命令は実行さ
れているということができる。さて、データ処理装置
での処理能力の向上の１手法として第１図に示すように
１つの命令処理が終了する前に、次の命令の実行を開始
する手法がある。

この場合のタイムチャートの１側を第１図に示す。図中
のアルファベットは、前述した各処理サイクルを表わし
ており、（１）をＩサイクル（２）をＸサイクル（３）
をＰサイクル（４）をＡサイクルと呼ぶ。又一般にデー
タ処理装置の各処理は基本操作を規定する最小処理時間
（マシンサイクル）により正規化されており第１図の例
ではＩサイクル、Ｐサイクルは各々２マシンサイクルか
かり、ｘサイクル、Ａサイクルは各々１マシンサイクル
である。第１図の各マシンサイクルに注目すると、例え
ば第３マシンサイクルではメモリ制御部はｎ＋１番目の
命令のＩサイクルに使用され演算部はｎ番目の命令のＸ
サイクルに使用されている。第４サイクルではメモリ制
御部はｎ番目の命令のＰサイクルに使用され、（Ｐサイ
クルとＩサイクルが１部重なつているが、メモリサイク
ルの後半は通常はメモリ制御部からは制御をうけない）
第５サイクルではメモリ制御部はｎ＋２番目の命令のＩ
サイクル、演算部はｎ＋１番命令のＸサイクルに使用さ
れている。このように複数命令同時実行によりメモリ制
御部と演算部は各命令により交互に有効に使用され、実
効的な実行時間の短縮がはかられている。しかしながら
、命令によつてはＸサイクルの後にＡサイクルを２マシ
ンサイクル必要とするものもあり、例えばｎ番目の命令
の第７マシンサイクルに破線で示したような形となる。
この場合ｎ＋２番目の命令のＸサイクルはｎ番目の命令
のＡサイクル、ｎ＋１番目の命令のＡサイクルと衝突し
てしまうので結局ｎ＋２番目の命令処理サイクルは２マ
シンサイクルだけ遅らせ第９マシンサイクル以後にある
破線で示した処理サイクルで実行される。これにより全
体に２マシンサイクルずれて、実効実行時間が延びる。
これに対してはインデキシング用の加減算回路部を演算
部とは別に準備することで、ＡサイクルとＸサイクルの
同時実行が可能となり上述したような処理能力の低下を
防ぐことができる。以上従来のデータ処理装置において
高速化を図るためにはインデキシング用の加減算回路が
別に必要となることを示した。

次にファームウェア化について説明する。

ファームウェア化とは複数の機械語命令によつて実行さ
れる処理を第２図に示すように一つの機械語命令の指示
のみで一連のマイクロ命令によつて実行することである
といえる。従来の機械語命令実行のためのマイクロプロ
グラム処理との主な相違は従来機械語命令の有する、レ
ジスタ指定情報やインデキシングのためのデータ部情報
等により、マイクロプログラムの実行がなされていたが
、ファームウェア化した場合には、ファームウェア化し
たプログラム内のマイクロ命令の実行に必要となるレジ
スタ指定情報やインデキシングのためのデータ等をマイ
クロ自身が有さなければならない点．である。しかしな
がら、従来方式ではマイクロ命令のリテラル部とマイク
ロ命令を読みだすためのコントロールメモリアドレスレ
ジスタは一般に演算部に接続されているので、ファーム
ウェア化によつて！必要となる処理は演算部を用いて行
なうことになり第３図に示す処理パターンとはならず第
２図に示す処理パターンとなつてしまう。

すなわちインデキシング用加減算回路部を設けたことに
よつて機械語命令レベルで行なえていたＸサイクル、Ａ
・サイクルの同時処理がマイクロ命令で行なえない。こ
のため（１）インデキシング用加減算回路の効率的利用
ができないばかりでなく（２）Ａサイクルとｘサイクル
の同時処理が行なえないことによる処理能力の低下とい
う問題がある。

本発明は上記した従来技術の欠点をなくし、実行するプ
ログラムの部分的ファームウェア化が十分有効となるイ
ンデキシング用加減算回路を有するマイクロプログラム
制御方式のデータ処理装置を提供するにある。

本発明では、機械語命令レベルで使用していたインデキ
シング用加減算回路の命令レジスタ用入）力にマイクロ
命令用のレジスタのリテラル部が入力できるようにし、
かつ該インデキシング用加減算回路の出力情報をプログ
ラムカウンタ、データアドレスレジスタに加えて、コン
トロールメモリアクセスレジスタへ格納できる構成とし
、各レジスタの選択をマイクロ命令により行なえる構成
としたことを特徴とする。

第４図は本発明によるデータ処理装置の一実施例の構成
図である。

演算部は汎用レジスタ群１と演算装置２とオペランドバ
ス６，７およびリザルトバス５から構成されている。又
、インデキシング用加減算回路３は、従来どおり汎用レ
ジスタ群１と命令レジスタ１０のアドレス部１１から入
力しプログラムカウンタ８とメモリアドレスレジスタ９
へ出力する接続に加えて本発明により、マイクロ命令レ
ジスタ１２のリテラル部１３から入力し、又マイクロプ
ログラムアドレスレジスタ１４へ出力する接続がある。
コントロールメモリ４はマイクロプログラムアドレスレ
ジスタ１４から入力し、マイクロ命令レジスタ１２へ出
力する接続となつている。又、マイクロ命令レジスタ１
２はデコーダ２０に接続し、デコーダ２０の出力制御線
は汎用レジスタ群１、演算装置２、インデキシング用加
減算回路３、および各種ゲート１５，１６，１７，１８
に入力している。さて、マイクロ命令によるＡサイクル
とＸサイクルの同時処理について説明する。コントロー
ルメモリ４から読みだされたマイクロ命令の情報がデコ
ーダ２０によりデコードされ、汎用レジスタ群１内のレ
ジスタの番号、演算装置２の演算タイプが指定される。
汎用レジスタ群１から読みだされた情報は、オペランド
バス６，７を通り、演算装置２により演算され演算結果
は所定のレジスタに格納される。これがＡサイクル相当
処理である。一方、デコーダ２０の出力により、マイク
ロ命令一機械語命令切換ゲート１８はマイクロ命令の命
令レジスタ１２のリテラル部１３を、インデキシング用
加減算回路３の命令レジスタ用入力端子１９へ入力する
ように切換る。この時ゲート１５，１６，１７は閉鎖し
ている。汎用レジスタ群１からＡサイクルの情報が読み
だされた直後、今度はＸサイクル用の情報が読みだされ
、直接インデキシィグ用加減算回路３に入力する。イン
デキシング結果は適当なタイミングでゲート１５だけが
開放となりマイクロプログラムアドレスレジスタ１４に
格納される。これがＸサイクル相当処理である。以上の
ようにＡサイクル処理とＸサイクル処理を１マシンサイ
クルで実行できる。

本発明によれば、インデキシング用加減算回路の入力と
してマイクロ命令の命令レジスタのリテラル部が指定で
きるため、マイクロ命令によるインデキシングが演算部
を使用した演算と同時に実行できるので処理能力を向上
させることができる。

又インデキシング用加減算回路の出力として、コントロ
ールメモリアドレスレジスタを指定できるため、マイク
ロ命令からマイクロ命令へのジャンプのためのインデキ
シングも演算部を使用せずに１基本サイクルで行なうこ
とも可能となる。従つて、インデキシング用加減算回路
を有しているにもかかわらす演算部を使用して上記の操
作を行なう従来方式に比べて処理能力の向上、インデキ
シング用加減算回路有用性が高まるという効果があるば
かりでなく、ファームウェア化できるプログラムの制約
もなくなるという効果がある。

【図面の簡単な説明】

第１図は従来のマイクロプログラム方式による命令処理
パターン模式図、第２図はファームウェア化したプログ
ラムの命令の処理パターン模式図第３図は本発明による
データ処理装置のファームウェア化したプログラムの命
令の処理パターン模式図、第４図は本発明によるマイク
ロプログラム制御方式の中央処理装置の一実施例を示す
。１・・・汎用レジスタ群、２・・・演算装置、３・・・
インデキシング用加減算回路、４・・・コントロールメ
モリ、５・・・リザルトバス、６，７・・・オペランド
バス、８・・・プログラムカウンタ、９・・・メモリア
ドレスレジスタ、１０・・・命令レジスタ、１１・・・
アドレス部、１２・・・マイクロ命令レジスタ、１３・
・・リテラル部、１４・・・マイクロプログラムアドレ
スレジｂスタ、１５・・・（コントロールメモリアドレ
スレジスタ入力）ゲート、１６・・・（プログラムカウ
ンタの入力）ゲート、１７・・・（データアドレスレジ
スタの入力）ゲート、１８・・・（マイクロ命令一機械
語命令切換）ゲート、１９・・・命令レジスタ用入力ｉ
端子、２０・・・デコーダ。

Claims

【特許請求の範囲】

１インデキシング用加減算回路を有するマイクロプロ
グラム制御方式のデータ処理装置において、該加減算回
路の入力として機械語命令を格納する命令レジスタの内
容又はマイクロプログラム命令を格納するマイクロプロ
グラム命令レジスタの内容を排他的に選択する手段と、
該加減算回路での演算結果をメモリ装置の機械語レベル
でのアドレスを指定するメモリアドレスレジスタまたは
マイクロプログラムのアドレスを指定するマイクロプロ
グラムアドレスレジスタに選択的に格納する手段とを有
することを特徴とするデータ処理装置。