JPS6048622A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPS6048622A JPS6048622A JP15830783A JP15830783A JPS6048622A JP S6048622 A JPS6048622 A JP S6048622A JP 15830783 A JP15830783 A JP 15830783A JP 15830783 A JP15830783 A JP 15830783A JP S6048622 A JPS6048622 A JP S6048622A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- converter
- analog
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はアナログ量をディジタル量に変換する装置に関
する。
する。
（ロ）従来技術
種々なビット分解能を持ったＡ ／ Ｄ変換器が市販さ
れているが、ビット分解の大なるもの程、Ａ／Ｄ変換の
所要時間が長く、ビット分解の犬なる程、また高速のも
の程高価である。アナログ信号をＡ ／ Ｄ変換する場
合、アナログ信号を与える現象の変化速度が犬でしかも
高ビツト分解を要求される場合もあるが、高ビツト分解
は要求されるが現象の変化速度そのものは余シ速くない
場合とか、現象の変化速度自体は速いが同じ変化が繰返
される場合が実際上かなり多いのである。後者の例とし
ては、定常的な振動現象の記録とか、定常的な映像のビ
デオ信号の記録等がある。分光分析でホトダイオードア
レイのようなライセンサを用いてスペクトル像を記録す
ると云ったことも後者の例である。このような場合、Ａ
／Ｄ変換に要求される時間的なゆとＪ＋或は、現象の繰
返し性を利用すれば、高価な高速高ビツト分解能のＡ／
Ｄ変換器の使用を避けることが可能である。
れているが、ビット分解の大なるもの程、Ａ／Ｄ変換の
所要時間が長く、ビット分解の犬なる程、また高速のも
の程高価である。アナログ信号をＡ ／ Ｄ変換する場
合、アナログ信号を与える現象の変化速度が犬でしかも
高ビツト分解を要求される場合もあるが、高ビツト分解
は要求されるが現象の変化速度そのものは余シ速くない
場合とか、現象の変化速度自体は速いが同じ変化が繰返
される場合が実際上かなり多いのである。後者の例とし
ては、定常的な振動現象の記録とか、定常的な映像のビ
デオ信号の記録等がある。分光分析でホトダイオードア
レイのようなライセンサを用いてスペクトル像を記録す
ると云ったことも後者の例である。このような場合、Ａ
／Ｄ変換に要求される時間的なゆとＪ＋或は、現象の繰
返し性を利用すれば、高価な高速高ビツト分解能のＡ／
Ｄ変換器の使用を避けることが可能である。
（ハ） 目 的
本発明は、変化速度の小さい現象或は繰返し性の高い現
象に伴うアナログ量のＡ ／ Ｄ変換に対して、安価な
低ビツト分解のＡ ／ Ｄ変換器を用いて高ビツト分解
可能なＡ ／ Ｄ変換装置を構成することを目的とする
。
象に伴うアナログ量のＡ ／ Ｄ変換に対して、安価な
低ビツト分解のＡ ／ Ｄ変換器を用いて高ビツト分解
可能なＡ ／ Ｄ変換装置を構成することを目的とする
。
（ニ）構 成
今アナログ信号をＯ〜９０１０段階に選別するＡ／Ｄ変
換で例えば４．５という入力をディジタルデータに変換
する場合を考える。上記１０段階による選別では４．５
のディジタル変換値は４である。
換で例えば４．５という入力をディジタルデータに変換
する場合を考える。上記１０段階による選別では４．５
のディジタル変換値は４である。
、０，２．・・・０．９の信号を順次加えてＡ ／ Ｄ
変換を繰返し行い、１０箇のＡ ／ Ｄ変換値を得て、
これを平均する。アナログ信号が４・５の場合について
表で示すと、下表のようになる。
変換を繰返し行い、１０箇のＡ ／ Ｄ変換値を得て、
これを平均する。アナログ信号が４・５の場合について
表で示すと、下表のようになる。
回数 加算値 Ａ ／ Ｄ変換人力 Ａ ／ Ｄ変換値
上表に示すように、４，５に０．−１．、 ０．２・・
・加え、毎回Ａ ／ Ｄ変換を行うと、Ａ ／ Ｄ変換
値は５回目までは入力が５以下であるから４であり、６
回目以降は５となり、１０回の平均は４．５となって、
１０進−桁のＡ ／ Ｄ変換器でｌＯ進２桁のＡ、 ／
Ｄ変換ができだことになる。
上表に示すように、４，５に０．−１．、 ０．２・・
・加え、毎回Ａ ／ Ｄ変換を行うと、Ａ ／ Ｄ変換
値は５回目までは入力が５以下であるから４であり、６
回目以降は５となり、１０回の平均は４．５となって、
１０進−桁のＡ ／ Ｄ変換器でｌＯ進２桁のＡ、 ／
Ｄ変換ができだことになる。
以上が本発明の要旨で、これを−膜化して云えば、アナ
ログ信号に繰返し順位の関数であるアナログ信号を加算
したものをＡ、 ／ Ｄ変換器の入力信号とし、得られ
た複数個のＡ／Ｄ変換値の平均を算出して、この平均値
を以ってアナログ信号のＡ／Ｄ変換値とするものである
。上側では繰返し順位の関数は繰返しと共にＯから０．
］−ずつ増加して行く直線関係であるが、実際にはもつ
と任意に選択できるものである。
ログ信号に繰返し順位の関数であるアナログ信号を加算
したものをＡ、 ／ Ｄ変換器の入力信号とし、得られ
た複数個のＡ／Ｄ変換値の平均を算出して、この平均値
を以ってアナログ信号のＡ／Ｄ変換値とするものである
。上側では繰返し順位の関数は繰返しと共にＯから０．
］−ずつ増加して行く直線関係であるが、実際にはもつ
と任意に選択できるものである。
上の説明ではディジタルデータを１０進数としだが、２
進数のディジタルデータに変換する場合、Ａ ／ Ｄ変
換の分解能１ｆｎピツ１〜だけ上げるためにはＡ、 ／
Ｄ変換動作を２゛ 回繰返すことになる。例えば分解
能を２ビツト上げる場合、もとのアナログ信号に０．
０．２５． ０゜５，０・７５を順次加え４回Ａ ／
Ｄ変換動作を行う。例えばもとのアナログ信号を４・５
とした場合、４回のＡ ／ Ｄ変換動作のうち始めの２
回は１００であり、後の２回は１０１となる。これらを
全部加えると１００１０となる。これを４で割ると平均
がまるが、４で割るのは２で２回割算することで、２で
割ると云うことは２進数全体を右へ−と桁ずらすことな
ので、今の場合、右へまた桁ずらせて、答は１００．１
０となり、これは４．５を表わしている。
進数のディジタルデータに変換する場合、Ａ ／ Ｄ変
換の分解能１ｆｎピツ１〜だけ上げるためにはＡ、 ／
Ｄ変換動作を２゛ 回繰返すことになる。例えば分解
能を２ビツト上げる場合、もとのアナログ信号に０．
０．２５． ０゜５，０・７５を順次加え４回Ａ ／
Ｄ変換動作を行う。例えばもとのアナログ信号を４・５
とした場合、４回のＡ ／ Ｄ変換動作のうち始めの２
回は１００であり、後の２回は１０１となる。これらを
全部加えると１００１０となる。これを４で割ると平均
がまるが、４で割るのは２で２回割算することで、２で
割ると云うことは２進数全体を右へ−と桁ずらすことな
ので、今の場合、右へまた桁ずらせて、答は１００．１
０となり、これは４．５を表わしている。
（ホ）実施例
第１図は本発明の一実施例を示す。この実施例は４ビツ
トのＡ／Ｄ変換器を用いて６ビツトのＡ／Ｄ変換を行う
ものである。１はＡ、 ／ Ｄ変換をすべきもとのアナ
ログ信号（単に原信号と云う）の入力端子で、２はアナ
ログ加算器、３が４ピツ１、Ａ ／ Ｄ変換器である。
トのＡ／Ｄ変換器を用いて６ビツトのＡ／Ｄ変換を行う
ものである。１はＡ、 ／ Ｄ変換をすべきもとのアナ
ログ信号（単に原信号と云う）の入力端子で、２はアナ
ログ加算器、３が４ピツ１、Ａ ／ Ｄ変換器である。
牛はディジタル加算器で、Ａ ／ Ｄ変換器３の出力が
積算される。５はディジタル割算器で、この実施例の場
合、ディジタル加算器４の出力を数４で割算する。具体
的にはディジタルデータを低位桁側へ２ビツトシフトさ
せるものである。８はクロックパルス発生器で、７は２
ビツトカウンタでクロックパルス発生器８の出力パルス
を計数する。カウンタ７の出力データはＤ ／ Ａ変換
器６でアナログ信号に変換され、カランタフの出力０．
１． ２． ３に応じて０，０．２５Ａ ／ Ｄ変換
器３はクロックパルス発生器８の出力パルスにより制御
され、カランタフの計数の進行と同期してＡ ／ Ｄ変
換動作を行っている。
積算される。５はディジタル割算器で、この実施例の場
合、ディジタル加算器４の出力を数４で割算する。具体
的にはディジタルデータを低位桁側へ２ビツトシフトさ
せるものである。８はクロックパルス発生器で、７は２
ビツトカウンタでクロックパルス発生器８の出力パルス
を計数する。カウンタ７の出力データはＤ ／ Ａ変換
器６でアナログ信号に変換され、カランタフの出力０．
１． ２． ３に応じて０，０．２５Ａ ／ Ｄ変換
器３はクロックパルス発生器８の出力パルスにより制御
され、カランタフの計数の進行と同期してＡ ／ Ｄ変
換動作を行っている。
カランタフの計数０のとき、Ａ ／ Ｄ変換器３は（原
信号＋０）のアナログ信号をＡ ／ Ｄ変換してディジ
タル加算器４に入力（ッている。次にクロックパルスか
１個出るとカランタフの計数は１になシ、Ｄ ／ Ａ変
換器６からは０．２５のアナログ信号が出力されるので
、Ａ ／ Ｄ変換器３は（原信号→−０，２５）の信号
をＡ ／ Ｄ変換して加算器４に入力し先のディジタル
データに加算する。以後クロックパルスが出力される度
にＡ ／ Ｄ変換ｇｇ３０人力は（原信号＋０．５）、
（原信号＋０・７５）と変って行き、４−個目のクロッ
クパルスでカウンタ７の計数がＯに戻るとき、カウンタ
７から出力されるキャリー信号により割算回路５がトリ
ガされる。
信号＋０）のアナログ信号をＡ ／ Ｄ変換してディジ
タル加算器４に入力（ッている。次にクロックパルスか
１個出るとカランタフの計数は１になシ、Ｄ ／ Ａ変
換器６からは０．２５のアナログ信号が出力されるので
、Ａ ／ Ｄ変換器３は（原信号→−０，２５）の信号
をＡ ／ Ｄ変換して加算器４に入力し先のディジタル
データに加算する。以後クロックパルスが出力される度
にＡ ／ Ｄ変換ｇｇ３０人力は（原信号＋０．５）、
（原信号＋０・７５）と変って行き、４−個目のクロッ
クパルスでカウンタ７の計数がＯに戻るとき、カウンタ
７から出力されるキャリー信号により割算回路５がトリ
ガされる。
この動作により、下式の演算が行われたことになる。
（原信号→−〇 ）のディジタルデータ（原信号＋０．
２５） 同 上 （原信号＋０．５） 同 上 ＋（原信号＋０．７５ ） 同 上 合計 ÷ ４ 以上で−サイクルのＡ ／ Ｄ変換動作が完了し、カウ
ンタ７Ｖ）計数はＯに戻っているので、再び上述と同じ
動作が繰返され、経時的に送られて来る原信号を順次Ａ
／Ｄ変換して行く。
２５） 同 上 （原信号＋０．５） 同 上 ＋（原信号＋０．７５ ） 同 上 合計 ÷ ４ 以上で−サイクルのＡ ／ Ｄ変換動作が完了し、カウ
ンタ７Ｖ）計数はＯに戻っているので、再び上述と同じ
動作が繰返され、経時的に送られて来る原信号を順次Ａ
／Ｄ変換して行く。
第１図に示したものは本発明を実施する回路構成の一例
であるが、本発明はＣＰＵを用いても実現できる。第２
図はその場合の装置構成のブロック図、第３図は動作の
フローチャー１・である。第２図で９がＣＰＵで第１図
におけるディジタル加’ＩＩＬｋ’、ｙイジタル割算器
５、カウンタ７、クロックパルス発生器８等の機能を果
している。第３図は−サイクルのＡ ／ Ｄ変換動作を
示呟まずメモリの特定アドレスの置数Ｎを０にしくイｌ
、Ｍ−Ｎ／４を算出（ロ）シ、その結果をＤ ／ Ａ変
換器６に出力する。当初ステップ（ロ）の演算結果はＯ
で、Ｄ／Ａ変換器６の出力がアナログ加算器２に入力さ
れ魚 て、Ｚ信号Ｓに（この場合Ｏが）加算される（ハ）。
であるが、本発明はＣＰＵを用いても実現できる。第２
図はその場合の装置構成のブロック図、第３図は動作の
フローチャー１・である。第２図で９がＣＰＵで第１図
におけるディジタル加’ＩＩＬｋ’、ｙイジタル割算器
５、カウンタ７、クロックパルス発生器８等の機能を果
している。第３図は−サイクルのＡ ／ Ｄ変換動作を
示呟まずメモリの特定アドレスの置数Ｎを０にしくイｌ
、Ｍ−Ｎ／４を算出（ロ）シ、その結果をＤ ／ Ａ変
換器６に出力する。当初ステップ（ロ）の演算結果はＯ
で、Ｄ／Ａ変換器６の出力がアナログ加算器２に入力さ
れ魚 て、Ｚ信号Ｓに（この場合Ｏが）加算される（ハ）。
次にアナログ加算器２の出力Ｓ＋ＭをＡ ／ Ｄ変換し
、その結果をメモリの所定アドレスＤ （Ｎ）に記憶さ
せる（二）。次いで上記特定アドレスの置数Ｎに１を加
算（今の場合Ｎ−０）する（ホ）。その後Ｎが４である
か否か判定（へ）し、今の場合判定はＮｏであるから動
作はＡ点に戻り、上述と同じ動作が再び行われ、同じ動
作が４回行われるとステップ（へ）の判定がＹＥＳにな
るから、メモリのアドレスＤ（Ｎｌ（ＩＪ＝ｏ、１．
２．３）のデータを取出し合計して４で割算（櫓してＡ
／ Ｄ変動の一サイクルの動作を終る。
、その結果をメモリの所定アドレスＤ （Ｎ）に記憶さ
せる（二）。次いで上記特定アドレスの置数Ｎに１を加
算（今の場合Ｎ−０）する（ホ）。その後Ｎが４である
か否か判定（へ）し、今の場合判定はＮｏであるから動
作はＡ点に戻り、上述と同じ動作が再び行われ、同じ動
作が４回行われるとステップ（へ）の判定がＹＥＳにな
るから、メモリのアドレスＤ（Ｎｌ（ＩＪ＝ｏ、１．
２．３）のデータを取出し合計して４で割算（櫓してＡ
／ Ｄ変動の一サイクルの動作を終る。
上述実施例は個別的に送られて来るアナログ信号をＡ
／ Ｄ変換する場合、或は連続的に変化しているアナロ
グ量でも、Ａ／Ｄ変換の一サイクルの間の変動が充分小
さい場合に適用される。後者の場合、Ａ、／Ｄ変換の一
サイクルの間に複数回アナログ信号をサンプリングして
一つのディジタルデータを得るので、−サイクルの間の
アナログ信号凰 の変動を平均化する作用があり、ｆ信号がノイズを含ん
でいる場合、平滑化の機能がある。
／ Ｄ変換する場合、或は連続的に変化しているアナロ
グ量でも、Ａ／Ｄ変換の一サイクルの間の変動が充分小
さい場合に適用される。後者の場合、Ａ、／Ｄ変換の一
サイクルの間に複数回アナログ信号をサンプリングして
一つのディジタルデータを得るので、−サイクルの間の
アナログ信号凰 の変動を平均化する作用があり、ｆ信号がノイズを含ん
でいる場合、平滑化の機能がある。
本発明は先に述べたように現象が繰返される場合にも適
用される。第４図はそのような一実施例の動作のフロー
チャートである。装置としては第２図に示したものと同
じである。この例は分光分析でホトダイオードアレイ上
にスペクトル像を形成し、ホトダイオードアレイを走査
して得られるスペクトル像の信号をＡ ／ Ｄ変換する
ものである。
用される。第４図はそのような一実施例の動作のフロー
チャートである。装置としては第２図に示したものと同
じである。この例は分光分析でホトダイオードアレイ上
にスペクトル像を形成し、ホトダイオードアレイを走査
して得られるスペクトル像の信号をＡ ／ Ｄ変換する
ものである。
ホトダイオードアレイは１０００素子よりなっており、
走査を４回繰返してスペクトル像のＡ ／ Ｄ変換を完
了する。装置をスタートさせると、まずＡ ／ Ｄ変換
の繰返し数を表わすデータＮを０にし及 ピ）、７信号に加算するデータＭ ＝＝ Ｎ ／ ４を
算出（ロ）し、ホトダイオードアレイのアドレス指定デ
ータエをＯにしくハ）、ホトダイオードアレイのニー０
番圧 目の素子から読出したアナログデータ（７２信号）Ｓに
Ｍを加算（ニ）し、Ｓ−１−ＭをＡ ／ Ｄ変換してメ
モリのＥ（Ｉ、Ｎ）番地に記憶させる（ホ）。とメで工
はホトダイオードアレイの各素子のアドレスに対応し、
ＮはＡＤ変換の繰返し回数に対応し、今の場合、：ｔ＝
ｏ、 Ｎ＝ｏである。次にホトダイオードアレイのアド
レス指定データエに１を加え（へ）、次のステップ（ト
）で工が９９９か否か即ちホトダイオードアレイの一回
の走査完了か否かを判定し、当初判定はＮｏであるから
動作はＢに戻り、ホＩ・ダイオードアレイの２番目の素
子（アドレス■−１）の出力に対して上述と同じ動作が
行われ、以下同じ動作が繰返されてホトダイオードアレ
イの走査が進行して行く。−回の走査が完了するとステ
ップ（ト）で判定がＹＥＳとなり、動作はステップ（テ
）に進みＡ ／ Ｄ変換の繰返し数のデータＮに１が加
えられ、ステップ（す）でＮが４か否か判定され、ホト
ダイオードアレイの一回目の走査完了時にはＮ＝１で判
定はＮｏであシ、動作は／に戻る。以後ホトダイオード
アレイのＯ番地の素子から順に先に述べた動作が繰返さ
れて二回目の走査が終了し、以下同様にして４回の走査
が完！するとステップ（す）の判定がｙｚｓとなるので
動作はステ・ノブ（ヌ）に進む。ステップけ）ではメモ
リのアドレスＥ（工、Ｏ）、Ｅ（Ｉ、１）、Ｅ（Ｉ、２
）、Ｋ（Ｉ、３）のデータが読出され、その総和を４で
割って、ホトダイオードアレイの工番地の素子の出力の
Ａ／Ｄ変換値Ｄ （Ｉｌを算出する動作がニー０〜９９
９の容重について行われる。
走査を４回繰返してスペクトル像のＡ ／ Ｄ変換を完
了する。装置をスタートさせると、まずＡ ／ Ｄ変換
の繰返し数を表わすデータＮを０にし及 ピ）、７信号に加算するデータＭ ＝＝ Ｎ ／ ４を
算出（ロ）し、ホトダイオードアレイのアドレス指定デ
ータエをＯにしくハ）、ホトダイオードアレイのニー０
番圧 目の素子から読出したアナログデータ（７２信号）Ｓに
Ｍを加算（ニ）し、Ｓ−１−ＭをＡ ／ Ｄ変換してメ
モリのＥ（Ｉ、Ｎ）番地に記憶させる（ホ）。とメで工
はホトダイオードアレイの各素子のアドレスに対応し、
ＮはＡＤ変換の繰返し回数に対応し、今の場合、：ｔ＝
ｏ、 Ｎ＝ｏである。次にホトダイオードアレイのアド
レス指定データエに１を加え（へ）、次のステップ（ト
）で工が９９９か否か即ちホトダイオードアレイの一回
の走査完了か否かを判定し、当初判定はＮｏであるから
動作はＢに戻り、ホＩ・ダイオードアレイの２番目の素
子（アドレス■−１）の出力に対して上述と同じ動作が
行われ、以下同じ動作が繰返されてホトダイオードアレ
イの走査が進行して行く。−回の走査が完了するとステ
ップ（ト）で判定がＹＥＳとなり、動作はステップ（テ
）に進みＡ ／ Ｄ変換の繰返し数のデータＮに１が加
えられ、ステップ（す）でＮが４か否か判定され、ホト
ダイオードアレイの一回目の走査完了時にはＮ＝１で判
定はＮｏであシ、動作は／に戻る。以後ホトダイオード
アレイのＯ番地の素子から順に先に述べた動作が繰返さ
れて二回目の走査が終了し、以下同様にして４回の走査
が完！するとステップ（す）の判定がｙｚｓとなるので
動作はステ・ノブ（ヌ）に進む。ステップけ）ではメモ
リのアドレスＥ（工、Ｏ）、Ｅ（Ｉ、１）、Ｅ（Ｉ、２
）、Ｋ（Ｉ、３）のデータが読出され、その総和を４で
割って、ホトダイオードアレイの工番地の素子の出力の
Ａ／Ｄ変換値Ｄ （Ｉｌを算出する動作がニー０〜９９
９の容重について行われる。
この実施例の場合、ＣＣＤラインセンセンようなものを
用いると、ホトダイオード出力を時間積分しているため
、走査速度が余り遅いと出力が飽和してしまうから、−
回の走査時間は長くて５０〜１００ｍ５程度であるが、
分光分析の場合、走査の繰返し回数は充分に多くとれる
。このような場合、ラインセンザの一素子の一回の走査
における出力を所望のビット数でＡ ／ Ｄ変換しよう
とすると、１０００素子とした場合、Ａ ／ Ｄ変換の
所要時間は５０〜１００μ日となって、かなり高速のＡ
／ Ｄ変換器でないと追従できないが、上例によれば
少ビット数のＡ ／ Ｄ変換器を用いるから、走査速度
に充分追従でき、上例では４回の走査で２ビツトの増加
であるが、走査回数を増すことで、任意にＡ ／ Ｄ変
換のピット数を増すことができる。
用いると、ホトダイオード出力を時間積分しているため
、走査速度が余り遅いと出力が飽和してしまうから、−
回の走査時間は長くて５０〜１００ｍ５程度であるが、
分光分析の場合、走査の繰返し回数は充分に多くとれる
。このような場合、ラインセンザの一素子の一回の走査
における出力を所望のビット数でＡ ／ Ｄ変換しよう
とすると、１０００素子とした場合、Ａ ／ Ｄ変換の
所要時間は５０〜１００μ日となって、かなり高速のＡ
／ Ｄ変換器でないと追従できないが、上例によれば
少ビット数のＡ ／ Ｄ変換器を用いるから、走査速度
に充分追従でき、上例では４回の走査で２ビツトの増加
であるが、走査回数を増すことで、任意にＡ ／ Ｄ変
換のピット数を増すことができる。
捷たこの場合でも原信号を平均化してノイズの影響を減
少させる効果があることは云うまでもない。
少させる効果があることは云うまでもない。
なお上述各側では原信号に加算する信号を与える関数形
は直線的増加をする形であるが、同じ加算値を何回も繰
返し与えるような形でなければ不規則な変化をする関数
であってもよい。また平均操作を行っているので、その
際適当な重みを付した平均を行うようにすることも可能
である。
は直線的増加をする形であるが、同じ加算値を何回も繰
返し与えるような形でなければ不規則な変化をする関数
であってもよい。また平均操作を行っているので、その
際適当な重みを付した平均を行うようにすることも可能
である。
（へ）効 果
本発明によれば安価な低ビツト分解のＡ／、Ｄ変換器を
用いて高ビツト分解のＡ ／ Ｄ変換装置を安価に構成
することができ、高ビツト分解のＡ／Ｄ変換器はＡ ／
Ｄ変換所要時面が長くなシ、高速変化する量に対して
は追従困難であるが、Ａ ／ Ｄ変換の繰返しで分解ビ
ット数を増して行くので、変化自体は高速であるが同じ
変化が繰返されるような現象に対して追従可能でしかも
高ビツト分解が得られると云う、単なる高ビツト分解能
のＡ ／ Ｄ変換器では得られない性能を得ることがで
きる。
用いて高ビツト分解のＡ ／ Ｄ変換装置を安価に構成
することができ、高ビツト分解のＡ／Ｄ変換器はＡ ／
Ｄ変換所要時面が長くなシ、高速変化する量に対して
は追従困難であるが、Ａ ／ Ｄ変換の繰返しで分解ビ
ット数を増して行くので、変化自体は高速であるが同じ
変化が繰返されるような現象に対して追従可能でしかも
高ビツト分解が得られると云う、単なる高ビツト分解能
のＡ ／ Ｄ変換器では得られない性能を得ることがで
きる。
第１図は本発明の一実施例装置のブロック図、第２図は
コンピユータ化された他の実施例のフ゛ロック図、第３
図は同実施例における動作の一例のフローチャート、第
４図は他の動作例のフローチャートである。 厄 １・・・列信号入力端子、２・・・アナログ加算器、３
・・・Ａ ／ Ｄ変換器、４・・・ディジタル積算器、
５・・・ディジタル割算器、６・・・Ｄ ／ Ａ変換器
、７・・・カウンタ、８・・・クロックパルス発生器。 代理人 弁理士 林 浩 介 ヤ２０
コンピユータ化された他の実施例のフ゛ロック図、第３
図は同実施例における動作の一例のフローチャート、第
４図は他の動作例のフローチャートである。 厄 １・・・列信号入力端子、２・・・アナログ加算器、３
・・・Ａ ／ Ｄ変換器、４・・・ディジタル積算器、
５・・・ディジタル割算器、６・・・Ｄ ／ Ａ変換器
、７・・・カウンタ、８・・・クロックパルス発生器。 代理人 弁理士 林 浩 介 ヤ２０
Claims (1)
- Ａ、 ／ Ｄ変換動作の繰返し回数であるアナログ信号
を発生する手段と、同手段の出力信号とＡ ／ Ｄ変換
すべき原信号の二つのアナログ信号を加算するアナログ
加算手段と、同加算手段の出力をＡ／Ｄ変換するＡ ／
Ｄ変換器と、Ａ ／ Ｄ変換の所定数繰返し後、上記
Ａ ／ Ｄ変換器の毎回のＡ ／ Ｄ変換値の平均を算
出し、この平均を以って目的とするＡ／Ｄ変換データと
する平均手段とよりなるＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830783A JPS6048622A (ja) | 1983-08-29 | 1983-08-29 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830783A JPS6048622A (ja) | 1983-08-29 | 1983-08-29 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048622A true JPS6048622A (ja) | 1985-03-16 |
Family
ID=15668765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15830783A Pending JPS6048622A (ja) | 1983-08-29 | 1983-08-29 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048622A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135822A (ja) * | 1988-11-16 | 1990-05-24 | Yuhshin Co Ltd | アナログ／ディジタル変換装置 |
| US4939518A (en) * | 1987-09-24 | 1990-07-03 | Hitachi, Ltd. | Analog to digital converter |
| JPH05276042A (ja) * | 1992-03-27 | 1993-10-22 | Isao Takahashi | アナログ・ディジタル変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141536A (en) * | 1976-05-21 | 1977-11-25 | Hitachi Ltd | Signal averaging unit by data word length switching |
| JPS55153426A (en) * | 1979-05-18 | 1980-11-29 | Hikari Yamada | Analog/digital conversion system |
-
1983
- 1983-08-29 JP JP15830783A patent/JPS6048622A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141536A (en) * | 1976-05-21 | 1977-11-25 | Hitachi Ltd | Signal averaging unit by data word length switching |
| JPS55153426A (en) * | 1979-05-18 | 1980-11-29 | Hikari Yamada | Analog/digital conversion system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939518A (en) * | 1987-09-24 | 1990-07-03 | Hitachi, Ltd. | Analog to digital converter |
| JPH02135822A (ja) * | 1988-11-16 | 1990-05-24 | Yuhshin Co Ltd | アナログ／ディジタル変換装置 |
| JPH05276042A (ja) * | 1992-03-27 | 1993-10-22 | Isao Takahashi | アナログ・ディジタル変換装置 |
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