JPS6048562A - 通信用ハ−ドウエア試験装置 - Google Patents
通信用ハ−ドウエア試験装置Info
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- JPS6048562A JPS6048562A JP58156091A JP15609183A JPS6048562A JP S6048562 A JPS6048562 A JP S6048562A JP 58156091 A JP58156091 A JP 58156091A JP 15609183 A JP15609183 A JP 15609183A JP S6048562 A JPS6048562 A JP S6048562A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ処理装置におけるプロセッサ間データ
通信用ハードウェアの試j倹装置に関する。
通信用ハードウェアの試j倹装置に関する。
近年のパーソナルコンピュータの発展に伴ない。
オフィスオートメーションにおけるパーソナルコンピュ
ータの利用形態はその単体利用から一歩進んでV数のパ
ーソナルコンピュータでローカルネットワークを構祭す
ることが知富になってきている。これらパーソナルコン
ピュータに実装されるローカルネットワード用のアダプ
タ(以降通信用ハードウェアと呼び「通信用HWJと略
記する)(・口は1通常、ネットワークとパーソナルコ
ンピュータのCPU間のデータ転送を制御するファーム
ウェア(以降rl”WJと略記)がIt OMに格納さ
れて搭載される。このRO’M化された制御F\・■の
プロセッサ部はパーソナルコンピュータのCPU本体で
ありそのマイクロコードが占有するメモリ空間は固定に
なっている。従って1つのパーソナルコンピュータにこ
の様な通信用i(Wを2個以上実装すると、各通信用H
Wに搭載される制御FWの動作メモリ空間が型組してお
互いのネットワーク制御動作が保証されないためlパー
ソナルコンピュータには1個の通Wm用1−I W シ
か実装できないのが普通である。
ータの利用形態はその単体利用から一歩進んでV数のパ
ーソナルコンピュータでローカルネットワークを構祭す
ることが知富になってきている。これらパーソナルコン
ピュータに実装されるローカルネットワード用のアダプ
タ(以降通信用ハードウェアと呼び「通信用HWJと略
記する)(・口は1通常、ネットワークとパーソナルコ
ンピュータのCPU間のデータ転送を制御するファーム
ウェア(以降rl”WJと略記)がIt OMに格納さ
れて搭載される。このRO’M化された制御F\・■の
プロセッサ部はパーソナルコンピュータのCPU本体で
ありそのマイクロコードが占有するメモリ空間は固定に
なっている。従って1つのパーソナルコンピュータにこ
の様な通信用i(Wを2個以上実装すると、各通信用H
Wに搭載される制御FWの動作メモリ空間が型組してお
互いのネットワーク制御動作が保証されないためlパー
ソナルコンピュータには1個の通Wm用1−I W シ
か実装できないのが普通である。
従来、この種の通イ6用1−I W試験装置は、2つの
パーソナルコンピュータから11′4成されており、そ
の各々に試験対象の通信用HWを実装しネットワークで
お互いを接続してプロセッサ間データ通信を2つのパー
ソナルコンピュータ間で実行している。しかしこの様な
従来の試験装置では試験のために専用のパーソナルコン
ピュータを2台必懺とするため検査設備が増加するとい
う欠点と、2台のパーソナルコンピュータの各々のプロ
セッサ上で独立に+1.ilI作する試験プログラムが
互いに同期をとりながらネットワークを動作させる必要
があるためブロクラムが複雑になるという欠点がある、
〔発明の目的〕 本発明の目的は、前記の通信用II Wにその内部レジ
スタのプロセッサからのアドレス回路にアドレス変更回
路を付加し、1つのプロセッサに全く同一の2個の通信
用HWを実装し、更に前記アドレス変更回路を用いて2
イ!・」の通イ言用T(Wの内Frf(レジスタがプロ
セッサから見てお互いが識別できるように通信用ト■W
の内部レジスタのアドレスに差を与えて実装し、又試i
&i2プログラムで(lま両逆信用HWからのプロセッ
サへの61込をその発生JiU序からいずれの通信用I
−I WからのQi、lJ込かを識別しつつ両逆信用H
Wを動作させることにより上記欠点を解決し1ブロセツ
ザで通信用HWの試1次を可能とする試飲装置iを提供
することにある。
パーソナルコンピュータから11′4成されており、そ
の各々に試験対象の通信用HWを実装しネットワークで
お互いを接続してプロセッサ間データ通信を2つのパー
ソナルコンピュータ間で実行している。しかしこの様な
従来の試験装置では試験のために専用のパーソナルコン
ピュータを2台必懺とするため検査設備が増加するとい
う欠点と、2台のパーソナルコンピュータの各々のプロ
セッサ上で独立に+1.ilI作する試験プログラムが
互いに同期をとりながらネットワークを動作させる必要
があるためブロクラムが複雑になるという欠点がある、
〔発明の目的〕 本発明の目的は、前記の通信用II Wにその内部レジ
スタのプロセッサからのアドレス回路にアドレス変更回
路を付加し、1つのプロセッサに全く同一の2個の通信
用HWを実装し、更に前記アドレス変更回路を用いて2
イ!・」の通イ言用T(Wの内Frf(レジスタがプロ
セッサから見てお互いが識別できるように通信用ト■W
の内部レジスタのアドレスに差を与えて実装し、又試i
&i2プログラムで(lま両逆信用HWからのプロセッ
サへの61込をその発生JiU序からいずれの通信用I
−I WからのQi、lJ込かを識別しつつ両逆信用H
Wを動作させることにより上記欠点を解決し1ブロセツ
ザで通信用HWの試1次を可能とする試飲装置iを提供
することにある。
またこの試験装置では1台のプロセッサで2個の通信用
I−IWをシーケンシャルに制御することができるから
従来技術である独立した2台のプロセッサを用いた同期
式の試験装置が抱えていた試験プログラムを複雑化する
要因を除去した試験装置を提供することにある。
I−IWをシーケンシャルに制御することができるから
従来技術である独立した2台のプロセッサを用いた同期
式の試験装置が抱えていた試験プログラムを複雑化する
要因を除去した試験装置を提供することにある。
〔発明の第11成〕
本発明の装置は、プロセッサ間データ通信を制御しプロ
セッサから指定できるアドレスを有する複数の入出力レ
ジスタを備えた通信用ノ1−ドウエアのアドレスを変更
する211?ilのアドレス変更手段と、前記アドレス
変更手段のそれぞれにより異ったアドレスに変更された
2個の通信用ノ1−ドウエアを接続し前記2 (1mの
通信用ハードウェアの割込信号の発生1t+T4序から
前記2個の通信用7″−−ドウエアのいずれからの′b
す込み信号であるかを識別し前記2眩の通信用ハードウ
ェアによるプロセッサ間データ通信の試1真を行なう1
個のプロセッサとを含んで(I・ν成される。
セッサから指定できるアドレスを有する複数の入出力レ
ジスタを備えた通信用ノ1−ドウエアのアドレスを変更
する211?ilのアドレス変更手段と、前記アドレス
変更手段のそれぞれにより異ったアドレスに変更された
2個の通信用ノ1−ドウエアを接続し前記2 (1mの
通信用ハードウェアの割込信号の発生1t+T4序から
前記2個の通信用7″−−ドウエアのいずれからの′b
す込み信号であるかを識別し前記2眩の通信用ハードウ
ェアによるプロセッサ間データ通信の試1真を行なう1
個のプロセッサとを含んで(I・ν成される。
次に本発明について図面を参照してrtP 71i+1
1に説明する。
1に説明する。
第1図は本発明の一実施例を示すブロック図である。第
1図に示す試験装置においては通信用HW100と20
0とは全く同一の回路から41り成され、チータケ−フ
ル300を介してお互いが接わにされる。2個の通信用
HW100と200は各々アドレス綜111,211.
制御録121,221. データ腺141,241.割
込想151,251. システムバス綜400を介して
プロセッサ1に接続されるがこの時アドレスg 111
と211は各々アドレス変更回路110と210を介し
てシステムバス400に接続される。更に実装に際して
は2個の通信用1−(Wl 00と200の内部レジス
タかブロセツ→)°1から見て一意となる様に前記アド
レス変更回路内のスイッチを区別して設定することがで
きる(後述)、。
1図に示す試験装置においては通信用HW100と20
0とは全く同一の回路から41り成され、チータケ−フ
ル300を介してお互いが接わにされる。2個の通信用
HW100と200は各々アドレス綜111,211.
制御録121,221. データ腺141,241.割
込想151,251. システムバス綜400を介して
プロセッサ1に接続されるがこの時アドレスg 111
と211は各々アドレス変更回路110と210を介し
てシステムバス400に接続される。更に実装に際して
は2個の通信用1−(Wl 00と200の内部レジス
タかブロセツ→)°1から見て一意となる様に前記アド
レス変更回路内のスイッチを区別して設定することがで
きる(後述)、。
さてi1図の実施例に基いて通信用HWを動作させ試験
を実行する説明をする。先ず通信用HW100からデー
タ9300を介して通信用HW2O0にデータを送(、
Nするには、プロセッサ1からアドレス線211のi’
iil半4 bitに通信用■”lW2O0を識別する
値”0001”を、後半4 bitにデータ受信動作を
指示するレジスタアドレスを設定し1通信用HW200
にコマンドコード、データ格納アドレス、データ長等を
データ腺241を介してプロセッサlから通知する。こ
の時制御縁221はプロセッサ1がデータ想241上に
データ受信動作を制御するコマンドコード、データ格納
アドレス、データ長等の制御データをのせている場合は
Wr i t e表示を、プロセッサlが通信用HW2
00をモニタして次の制御データを通信用HW200が
フェッチできるか否かを知るためにデータ線241に通
信用)IW200のステータス情報をのせている場合は
Read表示をする。通信用HW200上の以上のデー
タ受信準備動作が完了するとこのことを割込f9251
を介してプロセッサ1に通知されるから1次に同様にし
て通信用HW100に対してプロセッサlはデータ送信
を指示するコマンドコード、データ格納アドレス、アー
ク長を指示する。この時アドレスf’j51 t 11
の前半4 bitには通信用HW100を識別する値”
’0101”を設定する他はアドレス腺111.制御線
121゜データ1i+141. 割込線151の使用方
法は前述の通信用11W200の説明と同一なため省略
する。
を実行する説明をする。先ず通信用HW100からデー
タ9300を介して通信用HW2O0にデータを送(、
Nするには、プロセッサ1からアドレス線211のi’
iil半4 bitに通信用■”lW2O0を識別する
値”0001”を、後半4 bitにデータ受信動作を
指示するレジスタアドレスを設定し1通信用HW200
にコマンドコード、データ格納アドレス、データ長等を
データ腺241を介してプロセッサlから通知する。こ
の時制御縁221はプロセッサ1がデータ想241上に
データ受信動作を制御するコマンドコード、データ格納
アドレス、データ長等の制御データをのせている場合は
Wr i t e表示を、プロセッサlが通信用HW2
00をモニタして次の制御データを通信用HW200が
フェッチできるか否かを知るためにデータ線241に通
信用)IW200のステータス情報をのせている場合は
Read表示をする。通信用HW200上の以上のデー
タ受信準備動作が完了するとこのことを割込f9251
を介してプロセッサ1に通知されるから1次に同様にし
て通信用HW100に対してプロセッサlはデータ送信
を指示するコマンドコード、データ格納アドレス、アー
ク長を指示する。この時アドレスf’j51 t 11
の前半4 bitには通信用HW100を識別する値”
’0101”を設定する他はアドレス腺111.制御線
121゜データ1i+141. 割込線151の使用方
法は前述の通信用11W200の説明と同一なため省略
する。
以上説明したデータ通信の単イボiが完了すると通信用
I(Wlooはデータ線141を介して指定データ格納
アドレスから指定長分の送信データをシステムバス40
0を介しプロセッサ1よりフェッチしデータケーブル3
00へ順次送信し、送信終了時には割込線151を介し
てブ狛セツザ1に送信終了を通知してくる。一方泄信用
I−I W 2 ++ 0はチータケ−プル300から
順次受信されたデータをデータ線241を介して指定デ
ータ格納アドレスへ指定データ長分ケシステムバス40
0を介してプロセッサlに送出する。)01信用HW2
00はあらかじめ設定された転送データ長分のテーク受
信を終えると割込線251を介してプロセッサlへ報告
してくるのでプロセッサ1はデータ線241を介して通
信用HW200のステータス情報を観測することにより
データ転送動作の結果を知ることができる。また転送デ
ータの正常性は通信用1(Wlooと200がアクセス
するメモリ空間のアドレスを重複しない様にデータ格納
アドレスを選択指定し両逆信用HWを用いたデータ転送
が終了した時点で送信したメモリの内容と受信したメモ
リの内容とを比較することにより容易に検査することが
できる。
I(Wlooはデータ線141を介して指定データ格納
アドレスから指定長分の送信データをシステムバス40
0を介しプロセッサ1よりフェッチしデータケーブル3
00へ順次送信し、送信終了時には割込線151を介し
てブ狛セツザ1に送信終了を通知してくる。一方泄信用
I−I W 2 ++ 0はチータケ−プル300から
順次受信されたデータをデータ線241を介して指定デ
ータ格納アドレスへ指定データ長分ケシステムバス40
0を介してプロセッサlに送出する。)01信用HW2
00はあらかじめ設定された転送データ長分のテーク受
信を終えると割込線251を介してプロセッサlへ報告
してくるのでプロセッサ1はデータ線241を介して通
信用HW200のステータス情報を観測することにより
データ転送動作の結果を知ることができる。また転送デ
ータの正常性は通信用1(Wlooと200がアクセス
するメモリ空間のアドレスを重複しない様にデータ格納
アドレスを選択指定し両逆信用HWを用いたデータ転送
が終了した時点で送信したメモリの内容と受信したメモ
リの内容とを比較することにより容易に検査することが
できる。
以上説明した通信用HWの制御を実行するプロセッサ1
の処理流れ図を示した第3図を参照すると、先ず通信用
1−IW200の受信率11’、iJ(ステップ5(’
12)、通信用H’W100の送信準備(ステップ50
5)をする。この時板数の1itlJ #データを通信
用HWに設定するに当っては前述のとおり通信用HWよ
りのステータス情報を得てフェッチ可能を確認しつつ(
ステップ501,504 )設定することによりプロセ
ッサ1と通信用1(Wlooあるいは200間で同期を
とっている。この431な準イ届動作が完了した後は、
通信用I(Wlooあるいは200からの割込(ステッ
プ503.506.507 )を待って、受信側1(W
2O3のステータスJIiW報(ステップ508 )、
あるいは送信データと受信データと全プロセッサ1で比
+1りする(ステップ5o9)ことにより通信用I(W
IOo、200の正常性を横置することができる。
の処理流れ図を示した第3図を参照すると、先ず通信用
1−IW200の受信率11’、iJ(ステップ5(’
12)、通信用H’W100の送信準備(ステップ50
5)をする。この時板数の1itlJ #データを通信
用HWに設定するに当っては前述のとおり通信用HWよ
りのステータス情報を得てフェッチ可能を確認しつつ(
ステップ501,504 )設定することによりプロセ
ッサ1と通信用1(Wlooあるいは200間で同期を
とっている。この431な準イ届動作が完了した後は、
通信用I(Wlooあるいは200からの割込(ステッ
プ503.506.507 )を待って、受信側1(W
2O3のステータスJIiW報(ステップ508 )、
あるいは送信データと受信データと全プロセッサ1で比
+1りする(ステップ5o9)ことにより通信用I(W
IOo、200の正常性を横置することができる。
ここで通信用I(Wlooからデータ線300を介して
の通信用I(W2O3に向かってのデータ送信動作を1
両逆信用HWからプロセッサlへの割込信号に着目して
再度参照すると、最初の割込(ステップ503)は通信
用1−IW 200のデータ受信準備完了、2@目の芭
11込(ステップ506)は通信用H’W100のデー
タ送’I+j完了、更に最後の;’iJ込(ステップ5
07)は通信用l−lW2O0のデータ受信完了を各々
通知するものである、このように通信用HWからのプロ
セッサlへの割込はその発生順序を知ることによりいず
れの通信用HWが光生じた割込か全容易に判別できる。
の通信用I(W2O3に向かってのデータ送信動作を1
両逆信用HWからプロセッサlへの割込信号に着目して
再度参照すると、最初の割込(ステップ503)は通信
用1−IW 200のデータ受信準備完了、2@目の芭
11込(ステップ506)は通信用H’W100のデー
タ送’I+j完了、更に最後の;’iJ込(ステップ5
07)は通信用l−lW2O0のデータ受信完了を各々
通知するものである、このように通信用HWからのプロ
セッサlへの割込はその発生順序を知ることによりいず
れの通信用HWが光生じた割込か全容易に判別できる。
従って両逆信用)IWlooと200の各々の割込線1
51と251との間で割込レベルに関する差異は特に設
定する必要はない。
51と251との間で割込レベルに関する差異は特に設
定する必要はない。
ところで以上の説明は通信用1−1〜V 100から通
信用HW200に向ってのデータ転送試験に着目して説
明したが逆方向のデータ転送試験における説明も同様で
あるため省略する。
信用HW200に向ってのデータ転送試験に着目して説
明したが逆方向のデータ転送試験における説明も同様で
あるため省略する。
次に第2図を参照しつつ前述のアドレスデコーダ110
の詳i:′」な動作を説明する、第2図には通信用HW
100とアドレス変更回路1100回路が示しである。
の詳i:′」な動作を説明する、第2図には通信用HW
100とアドレス変更回路1100回路が示しである。
第2図においてアドレス制御線111はその前半4 b
itはアドレスデコーダ114゜後半4bitは通信制
御I、51150のAD几S端子に接続され内部レジス
タのアドレスとして解釈される。アドレスデコーダ11
4はアドレス制御線111の前半4 bitが”000
1”あるいは’ 0101 ”の時に限り有効で更にジ
ャンパスイッチ112により唯一の値を選択してイネー
ブル信号113を有効化する。通信用1(Wlooに対
してはジャンパスイッチ112の接続はデコーダ114
の5の端子となされる。このイネーブル信号113は通
信ttilJ御LS1150のCS (Cbip 5e
lect )端子に接続され唯一の規定のアドレス値が
アドレス制御線111の前半4 bitに設定された時
に限って通信制御LSi 150の動作を有効とする。
itはアドレスデコーダ114゜後半4bitは通信制
御I、51150のAD几S端子に接続され内部レジス
タのアドレスとして解釈される。アドレスデコーダ11
4はアドレス制御線111の前半4 bitが”000
1”あるいは’ 0101 ”の時に限り有効で更にジ
ャンパスイッチ112により唯一の値を選択してイネー
ブル信号113を有効化する。通信用1(Wlooに対
してはジャンパスイッチ112の接続はデコーダ114
の5の端子となされる。このイネーブル信号113は通
信ttilJ御LS1150のCS (Cbip 5e
lect )端子に接続され唯一の規定のアドレス値が
アドレス制御線111の前半4 bitに設定された時
に限って通信制御LSi 150の動作を有効とする。
更にイネーブル信号113はシステムバス400の制御
線121 (ReadとWriteの2腺のみ表示)を
デコードするデコーダ130のIt (Enable
)端子に接続される。デコーダ130は該E端子入力が
1の時、前述:u制御線121がR,ead−Writ
eを表示時はDIR信号線131を有効とし双方向性の
データ線141のデータ転送方向を通信制御LS115
0からシステムバス400の方向に、逆に前述制御線1
21がRead −Writeを表示時dT)I几信号
g 131を無効とし双方向性のテークml!141の
データ転送方向をシステムバス400から通信制御LS
I 150の方向に各々jj311iEllする双方向
性データ制御ゲート140のDIR端子の入力信号13
1を出力する42能を持つ。デコーダ130のE水子が
Oの時は、その出力信号は全て0である。
線121 (ReadとWriteの2腺のみ表示)を
デコードするデコーダ130のIt (Enable
)端子に接続される。デコーダ130は該E端子入力が
1の時、前述:u制御線121がR,ead−Writ
eを表示時はDIR信号線131を有効とし双方向性の
データ線141のデータ転送方向を通信制御LS115
0からシステムバス400の方向に、逆に前述制御線1
21がRead −Writeを表示時dT)I几信号
g 131を無効とし双方向性のテークml!141の
データ転送方向をシステムバス400から通信制御LS
I 150の方向に各々jj311iEllする双方向
性データ制御ゲート140のDIR端子の入力信号13
1を出力する42能を持つ。デコーダ130のE水子が
Oの時は、その出力信号は全て0である。
彼ってアドレス制ii1ね111の前半4 bitに唯
一の規定アドレス値がhり定された時に限りデータ線1
41上のテークが正しくシステムバス400から通信制
御LS1150に、あるいは通信制御L81150から
システムバス400に転送され、かつこの時に限り通信
制御、T、51150のC8端子がイネーブルとなりプ
ロセッサ1が指定した通4TS 1i14 御L S
I l 5 Qの内部レジスタをRead あるいはW
r i t eすることができる。逆に規定アドレス値
以外の値がアドレス線111に設定された時は、通信制
御LSI150の動作は何の影響も受けない。
一の規定アドレス値がhり定された時に限りデータ線1
41上のテークが正しくシステムバス400から通信制
御LS1150に、あるいは通信制御L81150から
システムバス400に転送され、かつこの時に限り通信
制御、T、51150のC8端子がイネーブルとなりプ
ロセッサ1が指定した通4TS 1i14 御L S
I l 5 Qの内部レジスタをRead あるいはW
r i t eすることができる。逆に規定アドレス値
以外の値がアドレス線111に設定された時は、通信制
御LSI150の動作は何の影響も受けない。
再度第2図を参照するとジャンパスイッチ112を操作
することにより前述の通信10(」御LS1150の動
作を有効とする唯一有効な規定アドレス値を2つの値”
0001”と“”0101 ’のうちから任意の一つを
選ぶことができることがイつかる。従って第1図に示し
た保に1つのシステムバス41JOに同一の通信用1(
Wlooと200を2個実装し、更にお互いの内部レジ
スタをシステムバス400から見てお互いが識別できる
様に実装するにはアドレス変更回路110のジャンパス
イッチ112とアドレス変更回路210のジャンパスイ
ッチ(図示せず)とを相違えて設定すれば良いことが容
易にわかる。これにより同一の通信用HWを21向実装
しながらシステムバスレベルで相追えて両)I Wをア
クセスすることが可能なため、前述の如く1プロセツサ
で2個の通信用I−I Wを適宜動作させブロセッ→ノ
゛間テーク通信機能を試験することができる。
することにより前述の通信10(」御LS1150の動
作を有効とする唯一有効な規定アドレス値を2つの値”
0001”と“”0101 ’のうちから任意の一つを
選ぶことができることがイつかる。従って第1図に示し
た保に1つのシステムバス41JOに同一の通信用1(
Wlooと200を2個実装し、更にお互いの内部レジ
スタをシステムバス400から見てお互いが識別できる
様に実装するにはアドレス変更回路110のジャンパス
イッチ112とアドレス変更回路210のジャンパスイ
ッチ(図示せず)とを相違えて設定すれば良いことが容
易にわかる。これにより同一の通信用HWを21向実装
しながらシステムバスレベルで相追えて両)I Wをア
クセスすることが可能なため、前述の如く1プロセツサ
で2個の通信用I−I Wを適宜動作させブロセッ→ノ
゛間テーク通信機能を試験することができる。
本発明には2個の同一の通信用HWにアドレス変更回路
を付しそのスイッチを相違えて設定して実装することに
より、lブロモ・ノサでブロモ・フサ間データ通信機能
を試験でき通信用171 W試i塗装ri、’fのハー
ドウェアの削減ができるという効果がある。
を付しそのスイッチを相違えて設定して実装することに
より、lブロモ・ノサでブロモ・フサ間データ通信機能
を試験でき通信用171 W試i塗装ri、’fのハー
ドウェアの削減ができるという効果がある。
う上舌1図は本発明の一実施例を示すブロック図。
第2図は第1図にに使用される通信用F■Wおよびアド
レス変更回路の詳+tl11回路図、第3図はプロセッ
サ上で動作する検査プログラムの流れ図である、1・・
・・・・プロセッサ、100.200・・・・・・通信
用11W。 300・・・・・・データケーブル、400・・・・・
・システムノくス、110.210・・・−・・アドレ
ス変更回路、111,211・・・・・・アドレス線、
121,221・・・・・・;b1]御巌、 14]、
241・・・・・・データ線、151.251・・・
・・・割込綜、 114.130・・・・・・デコーダ
、11.2・・・・・・ジャンパスイ・ンチ、140・
・・・・・双方向性データ制御ゲート、150・・・・
・・通信制御LSI、501〜509・・・・・・流れ
図のステ・ノブ。 −3F+5− 第3図
レス変更回路の詳+tl11回路図、第3図はプロセッ
サ上で動作する検査プログラムの流れ図である、1・・
・・・・プロセッサ、100.200・・・・・・通信
用11W。 300・・・・・・データケーブル、400・・・・・
・システムノくス、110.210・・・−・・アドレ
ス変更回路、111,211・・・・・・アドレス線、
121,221・・・・・・;b1]御巌、 14]、
241・・・・・・データ線、151.251・・・
・・・割込綜、 114.130・・・・・・デコーダ
、11.2・・・・・・ジャンパスイ・ンチ、140・
・・・・・双方向性データ制御ゲート、150・・・・
・・通信制御LSI、501〜509・・・・・・流れ
図のステ・ノブ。 −3F+5− 第3図
Claims (1)
- 【特許請求の範囲】 プロセッサ間データ通信を制御しプロセッサから指定で
きるアドレスを有する+HEiの入出力レジスタを備え
た通信用ハードウェアのアドレスを変更する2個のアド
レス変更手段と。 前記アドレス変更手段のそれぞれにより異ったアドレス
に変更された2個の通信用ハードウェアを接続し前記2
個の通信用ハードウェアの割込信号の発生順序から前記
211’=lの通信用ハードウェアのいずれからの割込
み信号であるかを識別し前記2個の延信用ハードウェア
によるプロセッサ間データ通信の試駆を行なう1個のプ
ロセッサとを含むことを特徴とする通信用ハードウェア
試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58156091A JPS6048562A (ja) | 1983-08-26 | 1983-08-26 | 通信用ハ−ドウエア試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58156091A JPS6048562A (ja) | 1983-08-26 | 1983-08-26 | 通信用ハ−ドウエア試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6048562A true JPS6048562A (ja) | 1985-03-16 |
Family
ID=15620108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58156091A Pending JPS6048562A (ja) | 1983-08-26 | 1983-08-26 | 通信用ハ−ドウエア試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6048562A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04286452A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | データ通信装置 |
-
1983
- 1983-08-26 JP JP58156091A patent/JPS6048562A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04286452A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | データ通信装置 |
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