JPS6048562A - 通信用ハ−ドウエア試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、データ処理装置におけるプロセッサ間データ
通信用ハードウェアの試ｊ倹装置に関する。

〔従来技術〕

近年のパーソナルコンピュータの発展に伴ない。

オフィスオートメーションにおけるパーソナルコンピュ
ータの利用形態はその単体利用から一歩進んでＶ数のパ
ーソナルコンピュータでローカルネットワークを構祭す
ることが知富になってきている。これらパーソナルコン
ピュータに実装されるローカルネットワード用のアダプ
タ（以降通信用ハードウェアと呼び「通信用ＨＷＪと略
記する）（・口は１通常、ネットワークとパーソナルコ
ンピュータのＣＰＵ間のデータ転送を制御するファーム
ウェア（以降ｒｌ”ＷＪと略記）がＩｔ　ＯＭに格納さ
れて搭載される。このＲＯ’Ｍ化された制御Ｆ＼・■の
プロセッサ部はパーソナルコンピュータのＣＰＵ本体で
ありそのマイクロコードが占有するメモリ空間は固定に
なっている。従って１つのパーソナルコンピュータにこ
の様な通信用ｉ（Ｗを２個以上実装すると、各通信用Ｈ
Ｗに搭載される制御ＦＷの動作メモリ空間が型組してお
互いのネットワーク制御動作が保証されないためｌパー
ソナルコンピュータには１個の通Ｗｍ用１−Ｉ　Ｗ　シ
か実装できないのが普通である。

従来、この種の通イ６用１−Ｉ　Ｗ試験装置は、２つの
パーソナルコンピュータから１１′４成されており、そ
の各々に試験対象の通信用ＨＷを実装しネットワークで
お互いを接続してプロセッサ間データ通信を２つのパー
ソナルコンピュータ間で実行している。しかしこの様な
従来の試験装置では試験のために専用のパーソナルコン
ピュータを２台必懺とするため検査設備が増加するとい
う欠点と、２台のパーソナルコンピュータの各々のプロ
セッサ上で独立に＋１．ｉｌＩ作する試験プログラムが
互いに同期をとりながらネットワークを動作させる必要
があるためブロクラムが複雑になるという欠点がある、
〔発明の目的〕 本発明の目的は、前記の通信用ＩＩ　Ｗにその内部レジ
スタのプロセッサからのアドレス回路にアドレス変更回
路を付加し、１つのプロセッサに全く同一の２個の通信
用ＨＷを実装し、更に前記アドレス変更回路を用いて２
イ！・」の通イ言用Ｔ（Ｗの内Ｆｒｆ（レジスタがプロ
セッサから見てお互いが識別できるように通信用ト■Ｗ
の内部レジスタのアドレスに差を与えて実装し、又試ｉ
＆ｉ２プログラムで（ｌま両逆信用ＨＷからのプロセッ
サへの６１込をその発生ＪｉＵ序からいずれの通信用Ｉ
−Ｉ　ＷからのＱｉ、ｌＪ込かを識別しつつ両逆信用Ｈ
Ｗを動作させることにより上記欠点を解決し１ブロセツ
ザで通信用ＨＷの試１次を可能とする試飲装置ｉを提供
することにある。

またこの試験装置では１台のプロセッサで２個の通信用
Ｉ−ＩＷをシーケンシャルに制御することができるから
従来技術である独立した２台のプロセッサを用いた同期
式の試験装置が抱えていた試験プログラムを複雑化する
要因を除去した試験装置を提供することにある。

〔発明の第１１成〕 本発明の装置は、プロセッサ間データ通信を制御しプロ
セッサから指定できるアドレスを有する複数の入出力レ
ジスタを備えた通信用ノ１−ドウエアのアドレスを変更
する２１１？ｉｌのアドレス変更手段と、前記アドレス
変更手段のそれぞれにより異ったアドレスに変更された
２個の通信用ノ１−ドウエアを接続し前記２　（１ｍの
通信用ハードウェアの割込信号の発生１ｔ＋Ｔ４序から
前記２個の通信用７″−−ドウエアのいずれからの′ｂ
す込み信号であるかを識別し前記２眩の通信用ハードウ
ェアによるプロセッサ間データ通信の試１真を行なう１
個のプロセッサとを含んで（Ｉ・ν成される。

〔実施例の説明〕

次に本発明について図面を参照してｒｔＰ　７１ｉ＋１
１に説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図に示す試験装置においては通信用ＨＷ１００と２０
０とは全く同一の回路から４１り成され、チータケ−フ
ル３００を介してお互いが接わにされる。２個の通信用
ＨＷ１００と２００は各々アドレス綜１１１，２１１．
制御録１２１，２２１．　データ腺１４１，２４１．割
込想１５１，２５１．　システムバス綜４００を介して
プロセッサ１に接続されるがこの時アドレスｇ　１１１
と２１１は各々アドレス変更回路１１０と２１０を介し
てシステムバス４００に接続される。更に実装に際して
は２個の通信用１−（Ｗｌ　００と２００の内部レジス
タかブロセツ→）°１から見て一意となる様に前記アド
レス変更回路内のスイッチを区別して設定することがで
きる（後述）、。

さてｉ１図の実施例に基いて通信用ＨＷを動作させ試験
を実行する説明をする。先ず通信用ＨＷ１００からデー
タ９３００を介して通信用ＨＷ２Ｏ０にデータを送（、
Ｎするには、プロセッサ１からアドレス線２１１のｉ’
ｉｉｌ半４　ｂｉｔに通信用■”ｌＷ２Ｏ０を識別する
値”０００１”を、後半４　ｂｉｔにデータ受信動作を
指示するレジスタアドレスを設定し１通信用ＨＷ２００
にコマンドコード、データ格納アドレス、データ長等を
データ腺２４１を介してプロセッサｌから通知する。こ
の時制御縁２２１はプロセッサ１がデータ想２４１上に
データ受信動作を制御するコマンドコード、データ格納
アドレス、データ長等の制御データをのせている場合は
Ｗｒ　ｉ　ｔ　ｅ表示を、プロセッサｌが通信用ＨＷ２
００をモニタして次の制御データを通信用ＨＷ２００が
フェッチできるか否かを知るためにデータ線２４１に通
信用）ＩＷ２００のステータス情報をのせている場合は
Ｒｅａｄ表示をする。通信用ＨＷ２００上の以上のデー
タ受信準備動作が完了するとこのことを割込ｆ９２５１
を介してプロセッサ１に通知されるから１次に同様にし
て通信用ＨＷ１００に対してプロセッサｌはデータ送信
を指示するコマンドコード、データ格納アドレス、アー
ク長を指示する。この時アドレスｆ’ｊ５１　ｔ　１１
の前半４　ｂｉｔには通信用ＨＷ１００を識別する値”
’０１０１”を設定する他はアドレス腺１１１．制御線
１２１゜データ１ｉ＋１４１．　割込線１５１の使用方
法は前述の通信用１１Ｗ２００の説明と同一なため省略
する。

以上説明したデータ通信の単イボｉが完了すると通信用
Ｉ（Ｗｌｏｏはデータ線１４１を介して指定データ格納
アドレスから指定長分の送信データをシステムバス４０
０を介しプロセッサ１よりフェッチしデータケーブル３
００へ順次送信し、送信終了時には割込線１５１を介し
てブ狛セツザ１に送信終了を通知してくる。一方泄信用
Ｉ−Ｉ　Ｗ　２　＋＋　０はチータケ−プル３００から
順次受信されたデータをデータ線２４１を介して指定デ
ータ格納アドレスへ指定データ長分ケシステムバス４０
０を介してプロセッサｌに送出する。）０１信用ＨＷ２
００はあらかじめ設定された転送データ長分のテーク受
信を終えると割込線２５１を介してプロセッサｌへ報告
してくるのでプロセッサ１はデータ線２４１を介して通
信用ＨＷ２００のステータス情報を観測することにより
データ転送動作の結果を知ることができる。また転送デ
ータの正常性は通信用１（Ｗｌｏｏと２００がアクセス
するメモリ空間のアドレスを重複しない様にデータ格納
アドレスを選択指定し両逆信用ＨＷを用いたデータ転送
が終了した時点で送信したメモリの内容と受信したメモ
リの内容とを比較することにより容易に検査することが
できる。

以上説明した通信用ＨＷの制御を実行するプロセッサ１
の処理流れ図を示した第３図を参照すると、先ず通信用
１−ＩＷ２００の受信率１１’、ｉＪ（ステップ５（’
１２）、通信用Ｈ’Ｗ１００の送信準備（ステップ５０
５）をする。この時板数の１ｉｔｌＪ　＃データを通信
用ＨＷに設定するに当っては前述のとおり通信用ＨＷよ
りのステータス情報を得てフェッチ可能を確認しつつ（
ステップ５０１，５０４　）設定することによりプロセ
ッサ１と通信用１（Ｗｌｏｏあるいは２００間で同期を
とっている。この４３１な準イ届動作が完了した後は、
通信用Ｉ（Ｗｌｏｏあるいは２００からの割込（ステッ
プ５０３．５０６．５０７　）を待って、受信側１（Ｗ
２Ｏ３のステータスＪＩｉＷ報（ステップ５０８　）、
あるいは送信データと受信データと全プロセッサ１で比
＋１りする（ステップ５ｏ９）ことにより通信用Ｉ（Ｗ
ＩＯｏ、２００の正常性を横置することができる。

ここで通信用Ｉ（Ｗｌｏｏからデータ線３００を介して
の通信用Ｉ（Ｗ２Ｏ３に向かってのデータ送信動作を１
両逆信用ＨＷからプロセッサｌへの割込信号に着目して
再度参照すると、最初の割込（ステップ５０３）は通信
用１−ＩＷ　２００のデータ受信準備完了、２＠目の芭
１１込（ステップ５０６）は通信用Ｈ’Ｗ１００のデー
タ送’Ｉ＋ｊ完了、更に最後の；’ｉＪ込（ステップ５
０７）は通信用ｌ−ｌＷ２Ｏ０のデータ受信完了を各々
通知するものである、このように通信用ＨＷからのプロ
セッサｌへの割込はその発生順序を知ることによりいず
れの通信用ＨＷが光生じた割込か全容易に判別できる。

従って両逆信用）ＩＷｌｏｏと２００の各々の割込線１
５１と２５１との間で割込レベルに関する差異は特に設
定する必要はない。

ところで以上の説明は通信用１−１〜Ｖ　１００から通
信用ＨＷ２００に向ってのデータ転送試験に着目して説
明したが逆方向のデータ転送試験における説明も同様で
あるため省略する。

次に第２図を参照しつつ前述のアドレスデコーダ１１０
の詳ｉ：′」な動作を説明する、第２図には通信用ＨＷ
１００とアドレス変更回路１１００回路が示しである。

第２図においてアドレス制御線１１１はその前半４　ｂ
ｉｔはアドレスデコーダ１１４゜後半４ｂｉｔは通信制
御Ｉ、５１１５０のＡＤ几Ｓ端子に接続され内部レジス
タのアドレスとして解釈される。アドレスデコーダ１１
４はアドレス制御線１１１の前半４　ｂｉｔが”０００
１”あるいは’　０１０１　”の時に限り有効で更にジ
ャンパスイッチ１１２により唯一の値を選択してイネー
ブル信号１１３を有効化する。通信用１（Ｗｌｏｏに対
してはジャンパスイッチ１１２の接続はデコーダ１１４
の５の端子となされる。このイネーブル信号１１３は通
信ｔｔｉｌＪ御ＬＳ１１５０のＣＳ　（Ｃｂｉｐ　５ｅ
ｌｅｃｔ　）端子に接続され唯一の規定のアドレス値が
アドレス制御線１１１の前半４　ｂｉｔに設定された時
に限って通信制御ＬＳｉ　１５０の動作を有効とする。

更にイネーブル信号１１３はシステムバス４００の制御
線１２１　（ＲｅａｄとＷｒｉｔｅの２腺のみ表示）を
デコードするデコーダ１３０のＩｔ　（Ｅｎａｂｌｅ　
）端子に接続される。デコーダ１３０は該Ｅ端子入力が
１の時、前述：ｕ制御線１２１がＲ，ｅａｄ−Ｗｒｉｔ
ｅを表示時はＤＩＲ信号線１３１を有効とし双方向性の
データ線１４１のデータ転送方向を通信制御ＬＳ１１５
０からシステムバス４００の方向に、逆に前述制御線１
２１がＲｅａｄ　−Ｗｒｉｔｅを表示時ｄＴ）Ｉ几信号
ｇ　１３１を無効とし双方向性のテークｍｌ！１４１の
データ転送方向をシステムバス４００から通信制御ＬＳ
Ｉ　１５０の方向に各々ｊｊ３１１ｉＥｌｌする双方向
性データ制御ゲート１４０のＤＩＲ端子の入力信号１３
１を出力する４２能を持つ。デコーダ１３０のＥ水子が
Ｏの時は、その出力信号は全て０である。

彼ってアドレス制ｉｉ１ね１１１の前半４　ｂｉｔに唯
一の規定アドレス値がｈり定された時に限りデータ線１
４１上のテークが正しくシステムバス４００から通信制
御ＬＳ１１５０に、あるいは通信制御Ｌ８１１５０から
システムバス４００に転送され、かつこの時に限り通信
制御、Ｔ、５１１５０のＣ８端子がイネーブルとなりプ
ロセッサ１が指定した通４ＴＳ　１ｉ１４　御Ｌ　Ｓ　
Ｉ　ｌ　５　Ｑの内部レジスタをＲｅａｄ　あるいはＷ
ｒ　ｉ　ｔ　ｅすることができる。逆に規定アドレス値
以外の値がアドレス線１１１に設定された時は、通信制
御ＬＳＩ１５０の動作は何の影響も受けない。

再度第２図を参照するとジャンパスイッチ１１２を操作
することにより前述の通信１０（」御ＬＳ１１５０の動
作を有効とする唯一有効な規定アドレス値を２つの値”
０００１”と“”０１０１　’のうちから任意の一つを
選ぶことができることがイつかる。従って第１図に示し
た保に１つのシステムバス４１ＪＯに同一の通信用１（
Ｗｌｏｏと２００を２個実装し、更にお互いの内部レジ
スタをシステムバス４００から見てお互いが識別できる
様に実装するにはアドレス変更回路１１０のジャンパス
イッチ１１２とアドレス変更回路２１０のジャンパスイ
ッチ（図示せず）とを相違えて設定すれば良いことが容
易にわかる。これにより同一の通信用ＨＷを２１向実装
しながらシステムバスレベルで相追えて両）Ｉ　Ｗをア
クセスすることが可能なため、前述の如く１プロセツサ
で２個の通信用Ｉ−Ｉ　Ｗを適宜動作させブロセッ→ノ
゛間テーク通信機能を試験することができる。

〔発明の効果〕

本発明には２個の同一の通信用ＨＷにアドレス変更回路
を付しそのスイッチを相違えて設定して実装することに
より、ｌブロモ・ノサでブロモ・フサ間データ通信機能
を試験でき通信用１７１　Ｗ試ｉ塗装ｒｉ、’ｆのハー
ドウェアの削減ができるという効果がある。

【図面の簡単な説明】

う上舌１図は本発明の一実施例を示すブロック図。 第２図は第１図にに使用される通信用Ｆ■Ｗおよびアド
レス変更回路の詳＋ｔｌ１１回路図、第３図はプロセッ
サ上で動作する検査プログラムの流れ図である、１・・
・・・・プロセッサ、１００．２００・・・・・・通信
用１１Ｗ。 ３００・・・・・・データケーブル、４００・・・・・
・システムノくス、１１０．２１０・・・−・・アドレ
ス変更回路、１１１，２１１・・・・・・アドレス線、
１２１，２２１・・・・・・；ｂ１］御巌、　１４］、
　２４１・・・・・・データ線、１５１．２５１・・・
・・・割込綜、　１１４．１３０・・・・・・デコーダ
、１１．２・・・・・・ジャンパスイ・ンチ、１４０・
・・・・・双方向性データ制御ゲート、１５０・・・・
・・通信制御ＬＳＩ、５０１〜５０９・・・・・・流れ
図のステ・ノブ。 −３Ｆ＋５− 第３図

Claims (1)

1. 【特許請求の範囲】 プロセッサ間データ通信を制御しプロセッサから指定で
   きるアドレスを有する＋ＨＥｉの入出力レジスタを備え
   た通信用ハードウェアのアドレスを変更する２個のアド
   レス変更手段と。 前記アドレス変更手段のそれぞれにより異ったアドレス
   に変更された２個の通信用ハードウェアを接続し前記２
   個の通信用ハードウェアの割込信号の発生順序から前記
   ２１１’＝ｌの通信用ハードウェアのいずれからの割込
   み信号であるかを識別し前記２個の延信用ハードウェア
   によるプロセッサ間データ通信の試駆を行なう１個のプ
   ロセッサとを含むことを特徴とする通信用ハードウェア
   試験装置。