JPS6047673B2 - ウエ−ハスケ−ル集積回路メモリにおけるまたは関する改良 - Google Patents

Description

【発明の詳細な説明】 明細書 この発明は、ウェーハスケール集積回路メモリに関する
。

ウェーハスケール集積回路は、半導体ウェーハの全領域
をカバーする集積回路である。

ウェーハは通常円形てあり、また直径数インチである。
回路は、ディジタルデータおよび命令がウェーハ内に移
されおよび／またはウェーハから取出され得る、１つま
たはそれ以上のデータポートを備えている。回路はまた
一般的に、複数のデータプロセシングセルを備えている
。回路の製造における失敗率は、必ずしもすべてセルが
機能的でないことを意味する。したがつてセルは、テス
ト可能である。あるポートからスタートして、そのポー
トに隣接するセルがテストされる。テストに通ればデー
タ転送のためポートに結合され、またデータプロセシン
グのために用いられ得る。テストに通らなければ、他の
隣接するセルが選択されてテストされる。テストに通つ
たセルは、今度はポートとして働きかつ他の隣接するセ
ルをテストし得る。テステイングルーチンの最終結果は
、ポートからスタートするテストされたワーキングセル
のチェーンである。チェーンのための様々な形式がこの
分野において知られており、また他の形式が提案特公
昭６０−４７６７３されている。

チェーン接続の詳しい形式は、この発明の一部ではない
。このようなウェーハスケール集積回路を、メモリとし
て用いることが知られている。

メモリストレージの方法は、ポートからスタートしかつ
ポートで終了する連続したシフトレジスタループに存在
し得る。データは、ポート内の入力および出力端子間を
着実に移動する。セル内の各データストレージシフトレ
ジスタは、長くて遅いデータストレージループを設ける
ために連続して接続され得る。もつと長さの短い他のシ
フトレジスタは、１つまたはそれ以上の速いデータアク
セスおよび／またはデータ形成ラインを形成するために
、遅いループと並列に接続され得る。データは少なくと
も各セル内にある複数のノードでの速いラインおよび遅
いラインの間で転送され得る。この形式のモメリにおい
ては、いかなる特定のデータのパッケージの遅いループ
内においても位置のトラックを保持することは困難であ
る。データパッケージが回復されまたは遅いライン内へ
挿入され得るノードを決定するために、複雑な制御が必
要である。転送の制御には、遅いデータストレージシフ
トレジスタチェーンと並列な付加的なコントロールシフ
トレジスタが必要である。このようなメモリにおけるデ
ータ記憶の方法は、選択可能なセル内の選択可能なスト
レージシフトレジスタ内にまた存在し、このようなシフ
トレジスタは連続的に接続されてはいない。データ入力
ラインは、セルの間に広がる。このライン’は、特定の
セルに行く命令を運ぶ。命令がセルに到着したとき、セ
ルは命令の後に続くデータをストアすることによつて応
答するかまたは、データを検索しかつセルの間に広がる
データ応答ラインを通じてポートにそれを返送すること
によつて応・答する。このようなメモリにおいて、特定
のデータがどこに記憶されるべきであるかを決定するた
めおよびデータが呼び出されたときにデータを検索する
ための命令を与えるための制御装置を設けることがまた
必要である。フ 一般的に、データのトラックを維持す
ることは、制御装置やデータプロセシングソフトウェア
パッケージのようなものが必要となり不経済である。

さらにこのようなメモリは破壊的な読出しを用いること
があり、それによつてデータはその位記キーワードアド
レスを前記第２の隣接ブロックへ結合４４するように作
動可能であり、かつ前記制御デコーダ２４；８８は前記
第１の隣接ブロックから前記制御キャラクタ２６，２８
，３０を受けるように結合されかつ、クロックされると
、前記第２の隣接するブロックへ前記制御キャラクタを
結合するように作動可能であり、前記データ転送シフト
レジスタ１８、前記キーワードシフトレジスタ４０、前
記データストレージシフトレジスタ１０および前記制御
デコーダ２４；８８は、共通にクロックされ、それによ
つて制御キャラクタおよびキーワードアドレスキャラク
タは、自動的に、前記メモリチェーンの各メモリブロッ
ク８における各データストレージシフトレジスタ１０の
同じ位置になるストアされたデータキャラクタと同期さ
れ、かつさらに、前記データ操縦スイッチ１６；８２は
選択的に作動可能であり、前記データストレージシフト
レジスタ１０の入力１２として、前記データストレージ
シフトレジスタ１０の出力１４を結合しまたは、前記デ
ータ転送シフトレジスタ１８を介して結合される前記入
力データを結合し、かつ前記出力データ２２として、前
記データストレージシフトレジスタ１０の前記出力１４
を結合するかまたは、前記データ転送シフトレジスタ１
８を介して結合される前記入力データを結合することを
特徴とする、メモリブロック。

２前記データ操縦スイッチ８２は、前記第２の隣接ブロ
ックからバックデータ入力８４を受けるように結合され
、かつ前記データストレージシフ．トレジスタ１０はバ
ックデータ出力８６を前記第１の隣接ブロックの前記バ
ックデータ入力８４へ与えるように結合され、前記デー
タストレージシフトレジスタ１０は、前記バックデータ
出力８６として、前記データス５トレージシフトレジス
タ１０の前記出力１４の前の、後ろから２番目にストア
されたデータキャラクタを与えることを特徴とす特許請
求の範囲第１項記載のメモリブロック８″。

３前記データ操縦スイッチ８２は、さらに、前４記デー
タストレージシフトレジスタ１０への前記入力１２とし
て、前記バックデータ入力８４に与えられるキャラクタ
を選択するように、前記制御デコーダ８８によつて選択
自在に作動可能であることを特徴とす特許請求の範囲第
２項記載のメモリブロック『４前記制御デコーダ２４；
８８は１またはそれ以上の予め定められる制御キャラク
タの受信に応答して、前記制御キャラクタを前記第２の
隣接ブロック８，８″へ伝播するのを抑制するように作
動可能であり、前記伝播の抑制は、何も行なわない命令
を与えるコマンドキャラクタとして前記第２の隣接ブロ
ック８，８″における前記コマンドフデコーダ２４；８
８によつて解釈されることを特徴とす特許請求の範囲第
１項ないし第３項のいずれかに記載のメモリブロック８
，８″。

５前記制御デコーダ２４；８８は複数個の包括的コマン
ドのうちから選ばれた１つを表わす第１・の制御キャラ
クタを認識するように作動可能でありかつその後で選択
された包括コマンドの複数の実行態様のうちから選ばれ
たものを示す後続制御キャラクタを認識するように作動
可能なステートマシン１０２を含む、請求の範囲第１項
ないし第４項のいずれかに記載のメモリブロック８，８
″。

６前記複数個の包括コマンドは、前記キーシフトレジス
タ４０の比較機能の選択、および前記データ操縦スイッ
チ１６，８２のスイッチング形態の選択を含む、請求の
範囲第５項記載のメモリブロック８，８″７前記選択さ
れた包括コマンドは前記比較機能の選択であり、前記ス
テートマシン１０２は、前記キーワードアドレス間の等
しいこと、等しくないことを含むマッチの基準として、
すなわち、一方が他方よりも大きいかまたは小さいか、
および一方が他方よりも大きいかもしくは等しいか、ま
たは一方が他方よりも小さいかもしくは等しいを示す基
準として、前記キーワードアドレス間の大きさの関係の
選択を示す後続のの制御キャラクタを認識するように作
動可能であ特許請求の範囲第６項記載のメモリブロック
８，８″。

８前記選択された包括コマンドは前記データ操縦スイッ
チ１６，８２のスイッチング形態の選択であるとき、前
記ステートマシン１０２は前記データ操縦スイッチ１６
，８２の動作を選択する対芯の複数個の態様を示す複数
個の後続コマンドキャラクタの任意のキャラクタを認識
するように作訪可能であり、前記複数の態様は、適合し
ている一致基準の第１の場合の間のみ選ばれた態様の前
記スイッチ１６，８２の動作と、適合している選ばれた
一致基準の第１の場合までのかつ第１の場合を含むすべ
ての場合についての選ばれた態様での前記スイッチ１６
，８２の動作と、スイッチ１６，８２の無条件動作と、
適合している選ばれた一致基準の第１の場合から始まり
かつその第１の場合に続く選ばれた態様でのスイッチ１
６，８２の連続動作と、どの一致基準が適合しまた適合
していなくても、スイッチ１６，８２の非動作とを含む
、請求の範囲第６項または第７項に記載のメモリブロッ
ク８，８″。

９前記データストレージシフトレジスタ１０は直列の連
続する２進数字をストアし、前記入力データ２０および
前記出力データ２２は各々直列の連続する２進数字を含
み、前記キーワードアドレス４２，４４は直列の連続す
る２進数字を含み、かつ前記制御キャラクタは並列の、
複数の２進数字ワードを含む、請求の範囲第１項ないし
第８項のいずれかに記載のメモリブロック８，８゛。

明細書この発明は、ウェーハスケール集積回路メモリに
関する。

ウェーハスケール集積回路は、半導体ウェーハの全領域
をカバーする集積回路である。

ウェーハは通常円形てあり、また直径数インチである。
回路は、ディジタルデータおよび命令がウェーハ内に移
されおよび／またはウェーハから取出され得る、１つま
たはそれ以上のデータボートを備えている。回路はまた
一般的に、複数のデータプロセシングセルを備えている
。回路の製造における失敗率は、必ずしもすべてセルが
機能的でないことを意味する。したがつてセルは、テス
ト可能である。あるボートからスタートして、そのボー
トに隣接するセルがテストされる。テストに通ればデー
タ転送のためボートに結合され、またデータプロセシン
グのために用いられ得る。テストに通らなければ、他の
隣接するセルが選択されてテストされる。テストに通つ
たセルは、今度はボートとして働きかつ他の隣接するセ
ルをテストし得る。テステイングルーチンの最終結果は
、ボートからスタートするテストされたワーキングセル
のチェーンである。チェーンのための様々な形式がこの
分野において知られており、また他の形式が提案されて
いる。チェーン接続の詳しい形式は、この発明の一部で
はない。このようなウェーハスケール集積回路を、メモ
リとして用いることが知られている。

メモリストレージの方法は、ボートからスタートしかつ
ボートで終了する連続したシフトレジスタループに存在
し得る。データは、ボート内の入力および出力端子間を
着実に移動する。セル内の各データストレージシフトレ
ジスタは、長くて遅いデータストレージループを設ける
ために連続して接続され得る。もつと長さの短い他のシ
フトレジスタは、１つまたはそれ以上の速いデータアク
セスおよび／またはデータ形成ラインを形成するために
、遅いループと並列に接続され得る。データは少なくと
も各セル内にある複数のノードでの速いラインおよび遅
いラインの間で転送され得る。この形式のモメリにおい
ては、いかなる特定のデータのパッケージの遅いループ
内においても位置のトラックを保持することは困難であ
る。データパッケージが回復されまたは遅いライン内へ
挿入され得るノードを決定するために、複雑な制御が必
要である。転送の制御には、遅いデータストレージシフ
トレジスタチェーンと並列な付加的なコントロールシフ
トレジスタが必要である。このようなメモリにおけるデ
ータ記憶の方法は、選択可能なセル内の選択可能なスト
レージシフトレジスタ内にまた存在し、このようなシフ
トレジスタは連続的に接続されてはいない。データ入力
ラインは、セルの間に広がる。このライン”は、特定の
セルに行く命令を運ぶ。命令がセルに到着したとき、セ
ルは命令の後に続くデータをストアすることによつて応
答するかまたは、データを検索しかつセルの間に広がる
データ応答ラインを通じてボートにそれを返送すること
によつて応・答する。このようなメモリにおいて、特定
のデータがどこに記憶されるべきであるかを決定するた
めおよびデータが呼び出されたときにデータを検索する
ための命令を与えるための制御装置を設けることがまた
必要である。一般的に、データのトラックを維持するこ
とは、制御装置やデータプロセシングソフトウェアパッ
ケージのようなものが必要となり不経済である。

さらにこのようなメモリは破壊的な読出しを用いること
があり、それによつてデータはその位置またはストレー
ジから物理的に移動され、もし読出しが破壊的であるべ
きでないならば元の位置に返されることが必要となる。
アメリカ合衆国特許番号第４，０３７，２０５（特開昭
５１−１４１５４７号公報に対応）は、複数個のシフト
レジスタデータストレージブロックからなるチェーンメ
モリを示しており、データは、複数個のインターループ
ノードでマッチされかつ挿入されかつ除去されることが
できる。

データアドレスとしてのキャラクタのマッチングは、す
べてのノードに対して同時にマッチされるようにキャラ
クタの並列伝送により達成されており、これは記録のア
ドレス部分を、マッチされるべき入来するアドレスと同
期させる際に困難を生じる。同様に、検索されたデータ
が共通な並列出力ライン上に与えられ、１よりも多いマ
ッチ（一致）が見出されれば、どの検索されたデータが
どのマッチに対応するのかを識別するのに困難を生じる
。ＩＥＥＥＥトランザクションズ●オン●コンピユータ
ーズ・ＶＯｌＣ−２６，Ｎ０２，１９７７年２月の６６
連想リニアアレイプロセツザは、データが、ストレージ
またはデータ処理のためシフトレジスタへ、シフトレジ
スタを介してまたはシフトレジスタのまわりでシフトさ
れることができるリニアアレイプロセッサを説明してい
る。

制御おむびデータ移動目的のためのレジスタの高速アク
セスチェーンが、シフトレジスタのチェーンと並列に設
けられる。データはチェーンの下前方方向にのみ移動し
、チェーンがメモリとして用いられるときに最も遠い端
部からデータを損失するという問題を．生じる。チェー
ンのまわりのデータのタイミングを監視するため複雑な
制御装置が要求される。上述の先行技術に照らし、上述
した困難さを克服するメモリブロックを提供するのが望
ましい。それゆえに、ストアされたデータの位置のトラ
．ツクを維持するための別の手段を設けることが必要で
なく、かつデータの回復が非破壊的な方法で達成され得
る、ウェーハスケール集積回路メモリを提供することが
望まれる。この発明は、第１の同様なメモリブロックと
、ク第２の同様なメモリブロックとが連鎖してメモリチ
ェーンに使用するため、データストレージシフトレジス
タにデータをストアするためのウェーハスケール集積回
路のためのメモリブロックにあり、前記メモリブロック
は、前記第１の隣接するブロックから入力データを受け
るように結合された、かつ、クロックされると、前記入
力データを、前記データストレージシフトレジスタの入
力および出力間に介挿されるデータ操縦スイッチへ結合
するように作動可能でありかつ前記第２の隣接するブロ
ックへ出力データ２２を与えるように作動可能な１−ビ
ットデータ転送シフトレジスタと、キーワードアドレス
を受けるように結合され）かつ前記データストレージシ
フトレジスタから出力を受けるように結合され、かつ前
記キーワードアドレスを、前記データストレージシフト
レジスタの前記出力と比較しかつ一方が他方よりも大き
いか、等しいか、または小さいかどうかの表示を・与え
るように作動可能な１−ビットキーワードシフトレジス
タと、制御キャラクタを受けるようにかつ前記キーワー
ドシフトレジスタからの前記表示を受けるように結合さ
れ、かつ１またはそれ以上の制御キャラクタを受けてか
つキーワードシフトレジスタからの前記表示を受けて前
記キーワードシフトレジスタの比較動作を制御しかつ前
記データ操縦スイッチの動作態様を選択するように作動
可能な制御デコーダとを備え、前記キーワードシフトレ
ジスタは前記第１の隣接ブロックから前記キーワードア
ドＬ・スを受けるように結合されかつ、クロックされる
と、前記キーワードアドレスを前記第２の隣接ブロック
へ結合するように作動可能であり、かつ前記制御デコー
ダは前記第１の隣接ブロックから前記制御キャラクタを
受けるように結合されかつ、クロックされると、前記第
２の隣接するブロックへ前記制御キャラクタを結合する
ように作動可能であり、前記データ転送シフトレジスタ
、前記キーワードシフトレジスタ、前記データストレー
ジシフトレジスタおよび前記制御デコーダは、共通にク
ロックされ、それによつて制御キャラクタおよびキーワ
ードアドレスキャラクタは、自動的に、前記メモリチェ
ーンの各メモリブロックにおける各データストレージシ
フトレジスタの同じ位置にあるストアされたデータキャ
ラクタと同期され、かつさらに、前記データ操縦スイッ
チは選択自在に作動可能であり、前記データストレージ
シフトレジスタの入力として、前記データストレージシ
フトレジスタの出力を結合し、または、前記データ転送
シフトレジスタを介して結合される前記入力データを結
合し、かつ前記出力データとして前記データストレージ
シフトレジスタの前記出力を結合するかまたは前記デー
タ転送シフトレジスタを介して結合される前記入力デー
タを結合することを特徴としている。

この発明の第１の好ましい実施例において、データスト
レージブロックは、その出力が第１の入力をデータスイ
ッチに与える、データストレージシフトレジスタと、そ
の出力がそのデータスイッチへの第２の入力を与えるデ
ータ転送シフトレジスタとを備える。

データ転送レジスタは、好ましくは１ビットの長さであ
る。データストレージレジスタは、好ましくは多ビット
の長さである。データストレージシフトレジスタへの入
力は、スイッチの第１の出力によつて与えられる。スイ
ッチの第２の出力は、ブロックのためのデータ出力カッ
プリングとして与えられる。データ転送シフトレジスタ
の入力は、好ましくは、ブロックへ与え，られるデータ
入力カップリングと結合される。スイッチは、データス
トレージシフトレジスタの出力をデータストレージシフ
トレジスタの入力に結合し、他方、同時にデータ転送シ
フトレジスタの出力をブロックのデータ出力カップリン
グに結合するため、データストレージシフトレジスタの
出力をブロックのデータ出力カップリングに結合すると
同時にデータ転送シフトレジスタの出力をデータストレ
ージシフトレジスタの入力に結合するため、データ転送
シフトレジスタの出力をデータストレージシフトレジス
タの入力に結合すると同時にデータ転送シフトレジスタ
の出力をブロックのデータ出力カップリングに結合する
ため、およびデータストレージシフトレジスタの出力を
データストレージシフトレジスタの入力に結合すると同
時にデータストレージシフトレジスタの出力のコピーを
ブロックのデータ出力カップリングとして与えるために
、選択的に作動可能である。データストレージブロック
はブロックのチェーンの一部として結合可能であり、ま
た別に説明されたものを除いてすべてのレジスタの出力
は好ましくはチェーン内の連続したブロック内の対応す
るレジスタへの入力として結合され、またそうでないも
として記述されるものを除いて、各レジスタは好ましく
はチェーン内に先にある対応するレジスタの出力からそ
の入力を受取る。チェーンは好ましくは機能的テストを
バスしている各セルに依存して適合しており、またセル
は好ましくは共通の半導体サブストレートまたはウェー
ハ上の集積回路素子てある。各ブロックは、さらに、好
ましくは１ビットの長さのキーワードシフトレジスタを
備える。

キーワードレジスタは、好ましくは、直列の連続する２
進数字を受け、それらのいくつかまたはすべてはデータ
ストレージシフトレジスタから検索される２進数字に対
して一部または全部がマッチされるべきものである。キ
ーワードレジスタとデータストレージシフトレジスタと
の間でなされる比較のタイプは、選択自在である。ブロ
ックはまた、好ましくは３ビット幅の並列制御ワードを
受取るために、制御シフトレジスタを備える。

制御レジスタは、好ましくは、制御ワードのためのデコ
ーダを備える。キーワードレジスタは好ましくは特定の
制御ワードに応答して比較を行なう、すなわち、制御ワ
ードによつてそのように指令されると、データストレー
ジレジスタの出力およびキーワードシフトレジスタの出
力に現在存在する特定のビットはすべて比較されるが、
そのように指令されなければそれらのビットは比較され
ない。

キーワードレジスタは好ましくは制御レジスタの命令ワ
ードに応答して、データストレージシフトレジスタの出
力として提示された直列な連続すｌる２進数字によつて
表わされる２進数とキーワードレジスタを通過する２進
数との間の同等性、または一方の数が他方の数よりも大
きいかまたは小さいこと、すなわち、大きさや同等性に
おける等しくない場合の組合わせを、選択的に示す表示
を７与える。

スイッチは好ましくは、制御レジスタからの構成命令ワ
ードの受領とキーワードレジスタによつて見られている
選択されたマッチ状態とに基づいて条件的に新しい構成
をとるように操作可能でありる。

第２の好ましい実施例において、ブロックは第１および
第２のデータ入力と第１のデータ出力カップリングとを
有し、データは第１の入力カップリングと第１の出力カ
ップリングとの間の第１の方向に、およそ第２の入力カ
ップリングと第２の出力カップリングとの間の反対の方
向に流れるということを除き、すべて第１の好ましい実
施例におけるのと同様である。

スイッチはまた第１の好ましい実施例における以上に修
正され、条件的に同じ基準に基づき、しかし応答する制
御レジスタのための指令の拡張された領域で、データス
トレージシフトレジスタおよびデータ転送シフトレジス
タと第１のデータ入力および出力カップリングとの間の
同様なりツプリングを選択的に与えるが、さらに、デー
タストレージシフトレジスタと第２のデータ入力および
出力カップリングとの間にも付加的なりツプリングを選
択的に与える。この発明は添付図面とともに以下の記述
によつて、実施例としてさらに示される。第１図は、第
１の好ましい実施例のデータストージブロックの概略図
を示す。

第２Ａ図は、第１図のキーレジスタの好ましい実施例を
概略的に示す。

第２Ｂ図は、第１図の制御デコーダの好ましい実施例の
概略的に示す。

第３Ａ図から第３Ｄ図は、第１図のスイッチの選択可能
な構成を示す。

第４図は、同様のブ七ツクと連鎖される第１図のデータ
ストレージブロックを示す。

第５Ａ図から第５Ｄ図は、キーワードとデータストレー
ジシフトレジスタ内のデータ記録の一部との間のマッチ
ングプロセスにおける連続した段階を示す。

第６Ａ図から第６Ｄ図は、選択され得る種々の．データ
の流れの構成を概略的に示す。

第７Ａ図から第７Ｄ図は、第４図のチェーン内へ記録を
挿入するために必要なデータの流れ経路のシーケンスを
概略的に示す。

第８Ａ図から第８Ｄ図は、第４図のチェーンか；らデー
タ記録を削除するために必要なデータの流れの構成のシ
ーケンスを概略的に示す。

第９図は、第２の好ましい実施例を概略的に示す。

第１０図は、直列メモリチェーンを設けるため４に同様
なブロックと連鎖される第９図のブロックを示す。

第１１Ａ図から第１１Ｅ図は、第９図のスイッチの選択
可能な構成を示す。

第１図は、この発明の第１の好ましい実施例のメモリブ
ロック８を示す。

データストレージシフトレジスタ１０は、レジスタ入力
ライン１２からのその入力バ■ンデータを有し、かつそ
の出力でデータをレジスタ出力ライン１４上に与える。

レジスタ出力ライン１４は、データ操縦スイッチ１６に
対する第１の入力として設けられる。レジスタ入力ライ
ン１２は、スイッチ１６から第１の出力信号を受取る。
クレジスタ入力ライン１２上の出力信号は、レジスタ出
力ライン１４上のスイッチ１６によつてレジスタ１０か
ら受領される信号であることができ、したがつてデータ
はスイッチ１６を通じてレジスタ１０内で連続的に再循
環することができる。ス７インチ１６は、これから記述
されるような他のデータ操縦機能を有する。レジスタ１
０は好ましくは１０２４ビットの長さであるが、どのよ
うな長さのものであつてもよい。

上の記述および以下の記述において、メモリプロノック
８は全体的なりロック信号を受ける。すなわち、メモリ
システムを構成するすべてのメモリブロック８は、レジ
スタ１０のまわりのデータのシフトを制御するためおよ
びラッチなどによるデータの受領を制御するために、以
下に明らかになるであろう方法において同一のクロック
信号を同時に受取るということが理解されるべきである
。クロック信号の分布の方法はいかなる適当な種類のも
のであつてもよい。スイッチ１６は、第２の入力として
データラッチ１８の出力を受取る。

データラッチ１８は、データ入力ライン２０からその入
力信号を受取る。レジスタ１８はクロックされると、そ
の入力に提示された信号の論理状態をその出力ライン２
１上に与え、かつ再びクロックされるまでその出力を続
ける。スイッチ１６は、データ出力ライン２２上に第２
の出力信号を与える。データ出力ライン２２上の信号は
、スイッチ１６の動作のモードに依存して、データラッ
チ１８からのまたはレジスタ出力ライン１４からの出力
信号である。スイッチ１６の動作は、制御デコーダ２４
によつて制御される。

デコーダ２４は、それぞれ第１，第２および第３の制御
入力ライン２６，２８，３０上にある信号を受取る。デ
コーダ２４は、その３つの入力ライン２６，２８，３０
上の信号のためのラッチを備えている。３つのラッチの
出力は、それぞれ第１，第２および第３の制御出力ライ
ン３２，３４，３６上に与えられる。

ラッチは同時にクロックされ、かつ再びクロックされる
までそれらの出力を維持する。デコーダ２４はこのよう
に、第１の出力の組として、その入力２６，２８，３０
上にラッチされかつしたがつて遅延された信号を与える
。デコーダ２４はそのラッチされた入力信号に応答して
、スイッチ１６に対する制御信号を与える。スイッチ１
６に対する制御信号は、スイッチ制御カップリング３８
を介して与えられる。デコーダ２４に対するラッチされ
た入力信号は、このようにしてスイッチ１６の動作を制
御し得る。１ビット長のキーレジスタ４０は、ストレー
ジレジスタ１０、データレジスタ１８および制御デコー
ダ２４とともにクロックされ、次にクロックされるまで
キー入力ライン４２上に受取られる１ビットのキーワー
ドを受取つてかつストアし、またキー出力ライン４４上
にそのラッチされた入力信号を与える。

キーレジスタ４０は、ストアビツトライン４１を通じて
データストレージレジスタ１０の出力に与えられるデー
タビットを受取る。

キーレジスタ４０は、データストレージレジスタ１０の
出力ビットをそのラッチされた入力ビットと比較する。
比較は、多数の連続したビットがキーレジスタ４０およ
びデータストレージレジスタ１０を通じてそれぞれシフ
トされるに従つて、それらのビットについて行なわれ続
ける。比較が始まるとき、キーレジスタ４０は、スター
ト比較ライン４８を通じてデコーダ２４から比較開始信
号を受取る。次にキーレジスタ４０は、ストアビツトラ
イン４１を介してデータストレージレジスタ１０からの
連続したビットをキー入力ライン４２上の連続したビッ
トと比較する。比較されるべきビットは、第１から第３
の制御ライン２６，２８，３０上の並列にデコーダ２４
に入る制御ワードによつて命令される。比較されるビッ
トは、ループ１０内のデータのための連想アドレスとし
て作用する。ループ１０の内容は、データの記憶を形成
する。記憶の多数のビットは、その記憶のためのネーム
を構成し得る。ネームは連続したビットのブロックであ
る必要はないが、データが現われ得るギャップを含んで
もよい。特にデータの補助記録は、それらの中の補助記
録のネーム上の比較を行なうことによつて、ループ１０
内の記録内で識別され得る。いくつかのビットまたはフ
ィールドが比較されるべきとき、制御デコーダに対する
ワード入力はキーレジスタ４０がスタート比較ライン４
８を介して比較を行なうことを指令する。ループ１０の
出力に現われるデータビットがいかなる理由にせよキー
入力ライン４２上に現われるビットと比較されるべきで
ないときは、制御デコーダ２４へのワード入力は今のフ
ィールドの比較が中止されるべきであることを示す。比
較の結果は制御デコーダ２４内にストアされ、かつさら
に行なわれるビットの比較は無視される。第２Ａ図は、
キーレジスタ４０の概略図を示している。

キーレジスタ４０は、３タイプのうちの１つとして比較
を識別することができる。キーレジスタが制御デコーダ
２４からその初期設定信号を受け取つた後、それは、ル
ープ１０からの連鎖された比較選択されたビットが、キ
ー入力ライン４２土に受取られ（かつキービツトランチ
５０によつてラッチされる）キーワードを構成する連続
するビットよりも小さいか、等しいかまたは大きい２進
ワードを構成するかどうかを示すことができる。いかな
る数もそれが他の数よりも小さいか、等しいかまたは大
きいかの状態のうちのいずれか２つのものでないならば
他の数に関しては第３番目の状態であるはずであるから
、第３のものを知る）ためにはこれらの比較のタイプの
うちの２つのものだけを識別すれば十分であるというこ
とに注目すべきである。

この実施例のキーレジスタ４０の特別の場合においては
、検索されるべき２つの状態は、等しい７という状態と
、キー入力ライン４２に提示された直列な２進ワードよ
りも大きいループ１０から連鎖される２進ワードのもの
である。

キーレジスタ４０は、等しい状態のための第１のフリッ
プフロップ５２およびより大きい状態のつための第２の
フリップフロップ５４を備える。

比較の最初において、第１のフリップフロップ５２の状
態はセットされており、かつ第２のフリップフロップ５
４の状態はスタート比較ライン４８上の信号によつてリ
セットされて論理的に真となつている。その後、２進数
字の各対（一方はストアビツトライン４１を介してルー
プ１０の出力として現われ、かつ他方はキービットラッ
チ５０の出力であるキーレジスタ４０に対するラッチさ
れた入力として与えられる）がマッチ（一致）すれば、
第１のフリップフロップ５２はセットされたままであり
、等しいマッチを示す。もしいかなるそのような２進数
字の対もマッチしなければ、そのときは等しい状態のた
めレジスタがリセットされてキー入力ライン５２上に入
る２進ワードとループ１０の出力として現われる２進数
字とが等しくないことを示す。ここに示された好ましい
実施例において、記録ネームとしてループ１０内にスト
アされる２進ワードがループ１０の最下位ビットに先ず
提示されるように配列される。

キービットラッチ５０の出力が論理的に偽であるときに
ストアビツトライン４１を介してループ１０の出力とし
て示される２進数字が論理的に真であるときはいつでも
、より大きい状態のための第２フリップフロップ５４の
出力は論理的に真にセットされる。逆にキービットラッ
チ５０の出力が論理的に真であるときにストアビツトラ
イン４１が論理的に偽であるときはいつでも、より大き
い状態のための第２のフリップフロップ５４の出力は論
理的に偽にセットされる。第２のフリップフロップ５４
は、このように、ループ１０の内容から連鎖される２進
数がキー入力ライン４２上の信号として示される対応す
る２進数を越えればセットされる。等しい状態のための
第１フリップフロップ５２およびより大きい状態のため
の第２のフリップフロップ５４のそれぞれは、デコーデ
ィングロジック５６に対する入力として真および反転出
力を与える。

ロジック５６は出力カップリング５８上に信号を与える
ことによつてその入力に応答し、こ．のカップリングは
、最後の比較の初期設定後ループ１０データワードとキ
ーライン４２キーワードとの間に全く不一致が発見され
なつたならば信号が論理的に真である、等しい状態のた
めのライン（イコールライン）６０と、ループ１０から
のデくータワードがキー入力ライン４２上に同時に提示
されたキーワードよりも大きいならば信号が論理的に真
である、より大きい状態のためのライン６２と、ループ
１０データワードとキーライン４２キーワードとが等し
いかまたはデータワードがキーワードよりも大きいなら
ば信号が論理的に真である、より大きいかまたは等しい
状態のためのライン６４と、ループ１０データワードと
キーワードとが等しくなれば信号が論理的に真である、
等しくない状態のためのライン（ノツトーイコールライ
ン）６６と、データワードがキーワードよりも小さいか
またはそれと等しいならば信号が論理的に真である、よ
り小さいまたは等しい状態のた）めのライン６８と、デ
ータワードがキーライン４２上にあるキーワードよりも
小さければ信号が論理的に真である、より小さい状態の
ためのライン７０とを備える。第１図に戻つて、キーレ
ジスタ４０の出力カツ門プリング５８は、制御デコーダ
２４に対する制御入力として設けられる。

第２Ｂ図は、制御デコーダ２４の概略図を示している。

３つの制御入力ライン２６，２８，３０上の入力信号は
、３゛ビットの制御ワードラッチ１００内にラッチされ
、その出力は３つの制御出力ライン３２，３４，３６と
接続されかつまた制御入力として制御ステートマシン１
０２に結合される。以下に記述されるように、ラッチ１
００によつて連続的に受取られる制御ワードおよびマッ
チフリップフロップ１０８の状態の指示の下で、制御ス
テートマシン１０２は、結合されたストレージループ１
０内のデータワードとキーライン４２上の１つまたはそ
れ以上のキーワード入力との間で行なわれる比較のタイ
プを選択するため、データ操縦スイッチ１６を選択的に
操作するため、およびキー比較およびスイッチ操作が有
効となるべき期間を決定するために、出力制御信号を発
生する。

データワードの特定のフィールドの比較は、前述したよ
うに、キーレジスタに対するスタート比較ライン４８上
に発生される信号によつて始められる。

フィールド比較の間、どのタイプの比較がキーワードと
の間で形成されるべきであるかを選択するために、論理
的に真の信号が６つの比較選択ライン１０４のうちの１
つの上に与えられる。論理的に真の時間信号は、比較フ
リップフロップ１０６への入力としてキーレジスタ４０
からの出力カップリングライン５８のうちの１つを能動
化する。フリップフロップ１０６は、制御ステートマシ
ン１０２からのスタードキー信号ライン１１０によつて
最初セットされ、かつ（ラッチ１００およびステートマ
シン１０２への適当な制御ワード入力によつて規定され
る）各キーワードフィールドの最後において、その状態
が、その現状の状態と入力カップリング５８からのライ
ン１０４のうちの１つによつて選択されたフィールド比
較の結果との論理ＡＮＤによつて、決定される。この新
しい状態は、エンドフィールドラインによつてフリップ
フロップ１０６に入力される。このようにデータワード
とキーワードとの間で比較が完了するときに、比較フリ
ップフロップ１０６の状態はそのキーワードの長さ内で
規定されたフィールド比較のすべての論理Ｎ１を表わす
。比較は、キーワードのシーケンスの各規定されたフィ
ールドごとに比較フリップフロップ１０６をロードし続
けることによつて、ループ１０内のデータワードと、遂
次的に与えられる多数のキーワードとの間で行なわれ得
る。

次に比較フリップフロップ１０６の状態は、すべてのキ
ーワード比較の論理ＡＮＤを表わす。代りに、連続した
キーワード比較の論理０Ｒが、スタートキーライン１１
０上の信号によつて、またラッチ１００に対して入力さ
れる適当な制御ワードによつて発生されるライン１１６
上の明白なリセットマッチ信号によつて最初リセットさ
れるマッチフリップフロップ１０８を用いることによつ
て、決定され得る。キーワードの比較が終了すると、エ
ンドキーライン１１４上の信号は、その現在の状態およ
び（キーワードフィールド比較の論理ＡＮＤを表わす）
比較フリップフロップ１０６の状態の論理０Ｒとして、
マッチフリップフロップ１０８の状態をロードする。フ
ィールド比較のセットの論理０Ｒは、各フィールドを別
の短いキーワードとして扱うことによつて形成され、適
当なスタートキーおよびエンドキー信号をそれぞれライ
ン１１０および１１４上に発生することに注目されたい
。比較およびマッチフリップフロップ１０６および１０
８を設けることによつて、データワードのセットについ
て行なわれるべき複合的な選択オペレーションが可能と
なり、これらのデータワードは、それらの関連のマッチ
フリップフロップをセット状態のままにさせる比較の基
準を満足する。マッチフリップフロップ１０８の状態は
、制御ステートマシン１０２、スイッチ制御ライン１１
８および１２０、および制御カップリング３８を介して
連続的にスイッチ１６のオペレーションを制御する。論
理的に真であるかまたは論理的に偽であるかという制御
ライン１１８，１２０の状態に依存して、スイッチ１６
はデータの所望の働きを達成するために４つ動作可能な
位置のうちの１つを取り得る。第３Ａ図から第３Ｄ図は
、スイッチ１６の選択可能なオペレーションの方法を示
している。

第３Ａ図は、ループモードにおけるスイッチを示してい
る。データは、それらのまわりでループになつているス
トレージレジスタ１０内にストアされる。データレジス
タ１８からのラッチされたデータは、データ出力ライン
２２へ移動する。第３Ｂ図は、コピーモードにおけるス
イッチ１６を示している。レジスタ１０内にストアされ
たデータはそれらのまわりで輪になり、それらのコピー
はデータ出力ライン２２上に設けられる。データレジス
タ１８からの出力は用いられない、すなわち捨てられる
。第３Ｃ図は、データ書込みまたはオーバライト（０ｖ
ｅｒｗｒ′Ｉｔｅ）モードにおけるスイッチ１６を示し
ている。

データレジスタ１８の出力として与えられたデータは、
ストレージループ１０に対する入力として結合される。
ストレージレジスタ１０の出力は捨てられる。レジスタ
１０内のデータは、したがつてデータ入力ライン２０上
に入つてくるノ新しいデータとして転換される。データ
レジスタ１８の出力は、データ出力ライン２２上の信号
として結合される。第３Ｄ図は、いわゆるバレルモード
におけるスイッチ１６を示している。

データライン２０上に７入力されかつクロックされたと
きにデータレジスタ１８の出力として設けられるデータ
は、ストレージレジスタ１０に対する入力として結合さ
れ、またこれから明らかになるようにストレージレジス
タ１０の内容はデータ出力ライン２２上の信号２として
結合される。第４図は、それらがウェーハスケール集積
回路内に連鎖されるようなメモリブロックを示している
。

当業者は、このようなメモリにおいてセルを互いに結合
する様々な公知のおよび他の提案された方法を知るであ
ろう。

各ブロック内のメモリブロック８の数は、選択された結
合方法に依存する。セルが互いに結合されて１つまたは
より多くのボートでスタートする１つまたはより多くの
枝のない鎖を形成するようなチェーンメモリにおいては
、ただ１つのメモリブロックのみが各セル内に必要であ
る。ボートから枝になつたチェーンが形成される他のメ
モリにおいては、２つまたは３つまたはそれより多いそ
のようなブロックがセル内に必要であり、その正確な数
はセルのモザイク模様とそれらの内部の論理的形状との
双方のトポロギーに依存している。いかなるそのような
メモリセルも、セルの境界を横切るかつ各セル内におけ
る選択された方向にメモリブロック内におよびメモリブ
ロック外に信号を結合するために、方向性信号結合器を
含む必要があるということが理解されるべきである。こ
の発明は、ウェーハスケール集積回路をテストしかつ形
成した後に各メモリブロックが第４図に示されるように
１つまたはより多くのチェーン内に最終的に結合される
以外は、いかなる他の特定の内部セルのトポロギーにも
限定されない。第４図において４つのメモリブロック８
Ａ，８Ｂ，８Ｃおよび８Ｄが示されており、付したアル
ファベットの順番は、チェーン内におけるそれらの位置
を示している。第４図においては、必要な方向性結合器
およびメモリブロック間の関連の回路は示されていない
。ブロック８Ａ，８Ｂ，８Ｃの各々のデータ出力ライン
２２Ａ，２２Ｂ，２２Ｃは、続くブロック．のデータ入
力ライン２０Ｂ，２０Ｃ，２０Ｄへ結合される。

ブロック８Ａ，８Ｂ，８Ｃの各々のキー出力ライン４４
Ａ，４４Ｂ，４４Ｃは、チェーン内の次のブロックのキ
ー入力ライン４２Ｂ，４２Ｃ，４２Ｄへ結合される。各
ブロック８Ａ，８Ｂ，８Ｃの制御出力ライン３２，３４
，３６は、チェーン内の連続したブロックの制御入力ラ
イン２６，２８，３０へ結合される。ブロック８Ａに対
する入力信号とブロック８Ｄからの出力信号とは、第４
図に示されていないチェーン内の他のブロックに同様に
結合される。このように構成された、データ、キーおよ
びコマンドはチェーンをブロックからブロックへと移動
し得る。それらはすべて、各クロックサイクルごとに１
つの位置をシフトする。同様にストレージレジスタ１０
Ａ，１０Ｂ，１０Ｃおよび１０Ｄ内のストアされたデー
タは、各クロックサイクルごとに１つの位置をシフトす
る。クロックは直接的な接続によつて全体的に、または
クロック信号がチェーンに沿つてブロックからブロック
へと移動される他の提案された方法に従つて、分布され
得る。チェーンは所望に応じて第４図の左右に必要とさ
れる限り遠く拡張することができ、４つのブロック８は
限定され）た例として示されているということが理解さ
れるべきである。データの記録はデータライン２０を介
してチェーンへ入力され、したがつてレジスタ１０の循
環期間と等しい期間を有する外部の記録クロック信号に
同期してストレージレジスタ１０・に入力される。した
がつて連続したストレージレジスタ内の記録はビット位
置を占めるが、データレジスタ１８によつて１ビットの
遅延が導入されるので、１ビットはそれらビット位置の
隣りのものとは調和しない。第５Ａ図から第５Ｄ図は、
既に記述された比較オペレーションの実行の方法の概略
を示している。

第５Ａ図は、第１のメモリブロック８Ａのキーレジスタ
４０Ａに入るキーワードの最初のビットを示している。

各データストレージレジスタ１０Ａ，１０Ｂ，１０Ｃ１
１０Ｄ内に示される数字は、レジスタ１０内のそれらの
位置を参照してそれらの中にストアされるデータの記録
におけるビットナンバーを示している。例示および明晰
な記述のために、レジスタ１０はそれぞれ７ビットの記
録のみを含んでいるように示されている。各レジスタ１
０は多くのビットを含み、好ましい実施例の場合におい
ては各レジスタ内には１０２４ビットが存在するという
ことが理解されるべきである。７と記されたビットはこ
の場合は、レジスタ１０内における１０２４番目または
最後のビットである。

第５Ａ図において、第１のレジスタ１０Ａ内における記
録の最初のビットは、第１のキーレジスタ４０Ａ内のキ
ーワードの最初のビットと比較中であり、比較は第５Ａ
図には示されていない関連の制御デコーダ２４へ制御ワ
ードを入力することによつて可能とされている。比較動
作は、レジスタ１０Ｂ，１０Ｃ，１０Ｄ内のデータの記
録とそれらの各キーレジスタ４０Ｂ，４０Ｃ，４０Ｄと
の間では、現在、可能とされていない。第５Ｂ図は、第
５Ａ図に示された状態の１クロックサイクル後の状態を
示している。

データストレージレジスタ１０Ａ，１０Ｂ，１０Ｃ，１
０Ｄの各々における記録は、すべて１つの位置だけ移動
されている。

同時にキーマッチングワードの最初の２進数字は、第２
のメモリブロック８Ｂのキーレジスタ４０Ｂ内に移動さ
れ、またキーマッチングワードの２番目の２進数字は、
第１のメモリブロック８Ａのキーレジスタ４０Ａ−内に
移動されている。ここでデータストレージレジスタ１０
Ｂとキーレジスタ４０Ｂとの間で比較動作が始められか
つ可能とされ、レジスタ１０Ｂ内のデータの記録の最初
のビットがキーワードの最初のビットと比較される。

比較はまた、レジスタ１０Ａ内の記録の２番目のビット
とキーレジスタ４０Ａ内のキーワードの２番目のビット
との間でも行なわれる。第５Ｃ図は、第５Ｂ図に示され
た状態の１クロックサイクル後の状態を示している。デ
ータストレージレジスタ１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄの各々における記録は、前のようにそれぞれ１つの位
置だけ循環して移動されており、またキーマッチングワ
ードはキーレジスタ４０Ａ，４０Ｂ，４０Ｃ，４０Ｄの
チェーンに沿つて１つの位置だけ移動されている。

キーマッチングワードの最初のビットはここで第３のデ
ータストレージレジスタ１０Ｃ内の記録の最初のビット
と比較され、キーマッチングワードの２番目のビットは
第２のデータストレージレジスタ１０Ｂ内の記録の２番
目のビットと比較され、またキーマッチングワードの３
番目のビットは第１のデータストレージレジスタ１０Ａ
内の記録の３番目のビットと比較される。第５Ｄ図は、
キーマッチングワードの最後のビットが最後のメモリブ
ロック８Ｄのキーレジスタ４０Ｄを通つて移動する状態
を示している。

第５Ｄ図はこれを７番目のビットとして示しているが、
このビットの正確な数は、最後のビットがたまたまどの
ようになるかということであるといることが理解される
べきである。好ましい実施例の場合において、それは１
０２４番目のビットであるが、その数はデータストレー
ジレジスタ１０の？さに依存して変更し得る。最後のデ
ータストレージレジスタ１０Ｄ内の記録の最後のビット
に対する最後のメモリブロック８Ｄにおいて、キーワー
ドの最後のビットがマッチされる。キーマッチングワー
ドはデータストア１０内の記録と同じ長さであり、また
データの記録は正確にストア１０を一杯にする。キーワ
ード、すなわち、メモリブロック８の間のキーレジスタ
４０のチェーンに沿つて移動される直列の連続する２進
数字は、ストア１０内の記録に対してビットごとにこの
ようにしてマッチされ、マッチングの時間はチェーン内
の位置における各増分ごとに１クロックサイクル遅れて
いる。キーワードはこのように最初の記録に対して最初
はマッチされ、１クロックサイクルの後２番目の記録に
対してマッチが開始され、１クロックサイクル後３番目
の記録に対してマッチが開始され、メモリブロック８の
チェーン内のすべての記録に対してキーワードがマッチ
されてしまうまで続けられる。最後から２番目のメモリ
ブロック８Ｃ内の記録の最初の２進数字が、最後から２
番目のキーレジスタ４０Ｃとの比較のためにもう一度表
わされているのが第５Ｄ図に見られる。したがつて最初
のキーマッチングワードの後には直ちに２番目のものが
続き、もし必要であれば所望の複雑な選択オペレーショ
ンを実行するためにさらにキーワードが続く。比較動作
が成功すれば、すなわちデータワードが適用されたキー
ワードフィールドの論理的な組合わせとマッチしたとき
に、関連のマッチフリップフロップ１０８がセットされ
かつ続いてスイッチ１６のオペレーシヨンを制御するた
めに用いられる。第５Ａ図から第５Ｄ図に描かれたマッ
チングプロセスの間、ストア１０上の記録内のすべての
２進数字がキーワードに対してマッチされるわけではな
いということが理解されるべきである。

比較５のためのフィールドは、制御デコーダ２４に対し
て入力される制御ワードによつて選択される。第４図に
戻つて、キーワードがキーレジスタ４０のチェーンに沿
つて伝播されると同時に、スイッチングおよび比較制御
ワードが制御デコーダ２゛θ４のチェーンに沿つて伝播
されるのがわかる。このようにキーワードの各ビットは
、制御ワードと組合わされていてもよい。組合わされた
制御ワードは、そのキーワードビットともにチェーンに
沿つてブロック８からブロック８へと移動する。キーワ
ード内のビットは、このように比較ためイールドの最初
または最後を示すように設言：得る。マッチングのため
ではないビットは、なる特定の論理的極性である必要も
ない。特定のフィールドのための比較のタイプをするた
め、または特定のスイツチングオペレヨンを始めまたは
終了するための制御ワード同様に、必要とされる適当な
ビット位置と同れ得る。

ＴＡＢＬＥｌ ＯＯＯＮＯ−０Ｐ ００１ＳＴＡＲＴＫＥＹ ０１０ＭＡＳＫＫＥＹ ０１１ＥＮＤＫＥＹ １０００ＰＥＲＡＴＥ １０１ＳＥＴＣ０ＭＰＡＲＥＭ０ＤＥ ０００Ｎ０−０Ｐ ００１＝（ＤＥＦＡＵＬＴＭＯＤＥ） ０１０ （ １１０ＰＲＥＳＥＴ０ＰＥＲＡＴＩ０Ｎ ００００００Ｎ０ −０ＰＮ０−０Ｐ ００１００１０ＮＦＩＲＳＴＲＥＳＥＴ ＭＡＴＣＨ０ＮＬＹＭＡＴＣＨ ０１００１０ ］−ＴＯＡＮＤＮＯ−０Ｐ ＩＮＣＬＵＤＩＮＧＦＩＲＳ ＴＭＡＴＣＨ０１１０１１Ｎ０ −０ＰＮ０−０Ｐ １００１００１００ＰＵＭＣ０ＮＤＩＴＩ０ＮＡＬ１０
１１０１ ＦＲＯＭ＆ ＣＯＰＹ ＩＮＣＬＵＤＩＮＧＦＩＲＳ ＴＭＡＴＣＨｌｌＯｌｌＯＡＬ ＬＯＶ ＥＲＷＲＩＴＥ ＭＡＴＣＨＥＳｌｌｌｌ ｌｌＮＯ −０ＰＢＡＲＲＥＬ５１１１Ｃ０ＮＦ ＩＧＵＲＥ 第１図のコマンドデコーダ２４は、１つ、２つおよび３
つのワードブロックの制御ライン２６，２８，３０から
の命令を受取るように作動可能である。

テーブル１は、それらと関連する命令を示１０している
。ＮＯ−０Ｐ命令は、制御ライン２６，２８，３０の通
常のアイドル状態を表わしており、制御デコーダ２４の
現在の状態または現在進行中のいかなる比較またはスイ
ッチング動作にも全く影響がな１５い。

ＳｔａｒｔＫｅｙコマンドは、キーレジスタ４０のチェ
ーン内のキーマッチングワードの始まりと一致した制御
デコーダ２４のチェーン内に置かれる。

データワードに対するキーワードの比較を実行す２０る
ためにメモリセル８をセットするのは、このコマンドワ
ードである。このコマンドはキーワードの最初のフィー
ルドの始まりを示し、かつスタートキーライン１１０上
の信号を活性化する。ＭａｓｋＫｅｙコマンドは、キー
ワードマッチング２５プロセスにおけるフィールドの始
まりおよび終わりの両方をマークするために用いられる
。これは（フィールドが、スタートキーコマンドが代わ
りに用いられる場合におけるキーワードの第１のフィー
ルドでなければ）ストレージループ内の記録３θに対し
てマッチされるべきキーワード内のフィールドの始まり
と一致する制御レジスタ２４のチェーン内に置かれ、さ
らに試験されるフィールドの最後のビットと一致する制
御チェーン内に置かれる。このようにＭａｓｋＫｅｙコ
マンドは、ループ１３５０のいずれのビットがマッチさ
れるべきであるかを規定する。比較フィールドの最後お
よび始まりをそれぞれマークするために、コマンドはス
テートマシン１０２の制御の下で、エンドフィールドラ
イン１１２およびスタート比較ライン４８上の４θ信号
を交互に活性化する。ＥｎｄＫｅｙコマンドは、ループ
１０内のデータの記録と比較されるべきキーレジスタ４
０のチェーン内のキーワードの最後のフィールドの最後
のビットと一致する制御デコーダ２４のチェーン内に置
かれる。

これは、さもなくばそのように置からたであろうＭａｓ
ｋＫｅｙコマンドを、元の位置に戻す。これは最初に比
較フリップフロップ１０６に対する比較の結果を転送す
るためにエンドフィールドライン１１２を活性化し、次
にマッチフリップフロップ１０８を適当にセットするた
めにエンドキーライン１１４を活性化して、キーとスト
アされたデータとの比較を不能化する。０ｐｅｒａｔｅ
コマンドは外部の記録クロックと同期して制御デコーダ
２４のチェーン内に置かれ、かつ各ストレージ位置で、
すなわち各ストレージループで、１つまたはより多くの
セットマッチフリップフロップ１０８に関連して、これ
はスイッチをキーワードの比較基準を満足したデータ記
録の入力、出力または移動を可能にする、前に規定され
た構成にセットする。

コマンドはまた、マッチフリップフロップ１０８を、そ
れがＥｎｄＫｅｙコマンドによつてセットされてしまつ
た後のいかなるときにも、リセットマッチライン１１６
を通じてリセットするのに用いられる。この場合、０ｐ
ｅｒａｔｅコマンドは外部の記録クロックに同期される
必要はない。ＳｅｔＣＯｍｐａｒｅＭＯｄｅコマンドは
、活性化された比較フィールドと一致するいかなる地点
においても、かつＭａｓｋＫｅｙコマンドがそのフィー
ルドの最後をマークする前に、制御デコーダ２４のチェ
ーン内に置かれる。

このＳｅｔＣＯｍｐａｒｅＭＯｄｅコマンドの後には、
データストレージレジスタ１０内にストアされたデータ
ワードと、キーレジスタ４０のチェーン内にシリアルに
供給されているキーワードとの間の様々な関係のうち、
マッチが見られたとみなされる関係を規定するパラメー
タが常に続く。もしＳｅｔＣＯｍｐａｒｅＭＯｄｅコマ
ンドがそのように与えられなければ、比較関係は不履行
による特質であるようにセットされる。一旦比較モード
がセットされるとそれはこのようにして後続の全フィー
ルドの間残存する。代りに、ストアされた記録内の各フ
ィールドごとに新しいＳｅｔＣＯｍｐａｒｅＭＯｄｅコ
マンドが与えられることができ、マッチのための基準は
このように記録に沿つて変化される。ステートマシン１
０２に対するＳｅｔＣＯｍｐａｒｅＭＯｄｅコマンドの
直接的な影響は、コマンドパラメータに対して適当な比
較選択ライン１０４のうちの１つに論理的に真の信号を
印加することである。ＳｅｔＣＯｍｐａｒｅＭＯｄｅコ
マンドのパラメータは、テーブル１に示されている。こ
のパラメータは、自明である。もしＮＯ一０Ｐパラメー
タがそのように与えられれば、全体としてのコマンドは
全体的に無視される。ＰｒｅｓｅｔＯｐｅｒａｔｉＯｎ
コマンドは、ＥｎｄＫｅｙコマンドの後のいかなるとき
においても制御デコーダ２４のチェーン内に置かれる２
−パラメータコマンドである。

このコマンドは０ｐｅｒａｔｅコマンドの後に発生せね
ばならず、そうでなければこの０ｐｅｒａｔｅコマンド
は無視されるであろう。ＰｒｅｓｅｔＯｐｅｒａｔｉＯ
ｎコマンドは、次の０ｐｅｒａｔａコマンドを受けてセ
ットされた１つまたは多くのマッチフリップフロップ１
０８に関連する各ストレージループでとられるスイッチ
の構成を与え、または前にセットされたマッチフリップ
フロップのうちのいずれかがリセットされるべきである
ようにする。プリセットされた０ｐｅｒａｔｅコマンド
に続く最初のコマンドパラメータは、そのコマンドがセ
ットされたマッチフリップフロップ１０８と関連してど
のように解釈されるべきであるかを決定する。もしＮＯ
−０Ｐがパラメータとして送られるなら、そのコマンド
は全体的に無視される。もし０最初のマッチのみにおい
てョという最初のパラメータが受取られるなら、そのコ
マンドはマッチフリップフロップ１０８が全くセットさ
れていないすべてのストレージループ位置において無視
される。メモリブロック８がマッチフリップフロップが
セットされているところに到着したとき、ステートマｌ
シン１０２はスイッチ１６がセットされるべきである構
成を記録し、または次の２番目のパラメータによつて規
定されるようにマッチフリップフロップがリセットされ
るべきであるかどうかを記録し、また１最初のマッチの
みにおいてョというパーラメータは次のメモリブロック
への伝送のための制御デコーダ２４によつてＲＯＮ−０
ｐＪパラメータへ変更される。１最初のマッチのみでセ
ツトョコマンドは、スイッチ１６のうちの１つのみが活
性化されるように調整する。

その活性化された特フ定のスイッチは、マッチが見られ
ているチェーン内の最初のセル内のものである。もし０
最初のマッチまでおよびこれを含むョが第１のパラメー
タとして与えられるなら、ステートマシン１０２は、ど
のようなマッチの基準が用いられたかにも対応してスタ
ートからマッチが最初に見られていると思われるメモリ
ブロックまでのかつこれを含むチェーン内のすべてのセ
ルにおいて、第２のパラメータによつて次の規定される
ように実行される動作を記録する。次にパラメータは、
ＮＯ−０Ｐへ変更される。もし１無条件的ョという最初
のパラメータが与えられるならば、そのときは次の第２
のパラメータによつて規定されるような特定の動作が、
全メモリブロック内のマッチフリップフロップの状態に
かかわらず、示される。もし０最初のマッチからかつこ
れを含むョが第１のパラメータとして与えられれば、続
く第２のパラメータによつて規定されるような特定の動
作がツチが見られている最初のメモリブロックから始ま
りチェーン内の最後のメモリブロックで終了するチェー
ン内のすべてのセルによつて実行される。もし１無条件
的ョが第１のパラメータとして与えられれば、全メモリ
ブロックは第２のパラメータによつて規定される動作を
実行する。もし１オートマツチョが第１のパラメータと
して与えられるなら、現在の動作は、マッチが見られた
チェーン内のすべてのメモリブロック内に記録される。
この特定のプリセット動作は、続く０ｐｅｒａｔｅコマ
ンドによつて実行される。またテーブル１は、Ｐｒｅｓ
ｅｔＯｐｅｒａｔｉＯｎコマンドのための許容し得る第
２のパラメータの値を示している。

ＮＯ−０Ｐパラメータによつて、完全なコマンドが無視
される。他のパラメータのタイプは、自明である。スイ
ッチ構成コマンドに応答する正確な態様は、第３図に関
連して既に記述され−た中に与えられている。構成コマ
ンドは、ウェーハスケール集積回路のテストの進行およ
びチェーン接続の進行を制御するために用いられる。そ
の後にそれらの特定の制御のためのいくつかのパラメー
タが続くこともで！きる。この制御の正確な特性はこの
発明の記述に関しては興味あるものではなく、制御デコ
ーダ２４が各メモリブロック８のオペレーションの他の
フェーズの間に既に記述されたのとは異なつたように用
いられ得るという表示としてのみ述べるに・とどめる。
当業者にとつては、命令デコーダ２４およびスイッチ１
６が先の記述に応するようにいかに構成され得るかとい
うことは明らかであろう。

他の特定のコマンドの構成は、この発明の範囲内におい
て実現され得る。第６Ａ図から第６Ｄ図は、メモリブロ
ック８のチェーンがテーブル１に引用されているいくつ
かコマンドにどのように応答し得るかを示している。

第６Ａ図は、ループに対して全スイッチ１６を無条件に
セットしているコマンドのシーケンスに応答して、その
ストレージループ１０内のストアンされたデータを循環
するメモリブロック８の各々を示している。

データの流れは、データチェーン８０への経路内のいか
なるデータストア１０とも相互に影響しない。第６Ｂ図
は、まずキーワードに対してマッチし次に最初のマッチ
のみでスイッチをコピーにセットするコマンドのセット
の結果を示している。

示された例において、最初のマッチは第２のメモリブロ
ック８Ｂ内に存在する。ループ１０Ｂ内にストアされて
いるデータビットは、ループ内で循環゛が続いている間
出力データチェーン８０に対してコピーされる。第６Ｃ
図は、オーバーライトオペレーシヨンの実行の結果を示
している。

スイッチはすべて無条件にまたは最初のマッチまでおよ
びこれを含んでオーバーライトモードにセットされてお
り、最初のマッチは図面のメモリブロック８Ｃの右側に
存在している。この特定のスイッチの構成はたとえばシ
ステムが初期設定されるときに全メモリブロック８を予
め定められるデータの記録で満たすのに特に有効である
。各データストレージループ１０の内容は、データチェ
ーン８０から与えられたものへ変更される。第６Ｄ図は
コマンドのシーケンスの結果を示しており、全スイッチ
は無条件にまたは最初のマッチの位置まで及びこれを含
んでバレルに設定されており、この最初のマッチは第４
のメモリブロック８Ｄにまたはこれを越えて存在する。

このスイッチ構成は、ストアされたデータのいくつかの
ブロックをデータチェーン８０を介してストレージルー
プのセットへ同時に移動するのに特に有効である。その
構成はまた、データの記録の挿入および削除の間にも用
いられる。第７Ａ図から第７Ｄ図は、メモリブロック８
のチェーン内への記録の挿入の方法を示している。

第７Ａ図は、ループにセットされるスイッチ１６ととも
に循環する全ストレージループ１０を示している。次に
比較オペレーションが始められ、また示された例におい
てマッチが矢印８２によつて示されるように第２のメモ
リブロック８Ｂ内に見られ、マッチフリップフロップ１
０８をこの位置においてセットする。次にプリセットオ
ペレーションコマンドが、１最初のマッチからおよびこ
れを含むョおよび「バレルョのパラメータとともに伝播
される。

関連のスイッチ１６での各データの記録の最初のビット
の到着と一致するように調整される次のオペレートコマ
ンドは、第７Ｂ図に示される構成を形成する。挿入され
る新しいデータの記録は、データライン８０に入力され
る。最初のビットは、０ｐｅｒａｔｅコマンドと一致し
、そのため新しいデータの記録がそれがバレルにセット
されるときにスイッチ１６に到着する。新しいデータの
記録は第２のメモリブロック８Ｂ内に直列に挿入され、
また第２のブロック８Ｂ内に前にストアされたデータの
記録は第３のメモリブロック８Ｃ内に直列に移動される
。同様にすべてのデータの記録は、さらに１ブロックチ
ェーンを移動される。チェーン内の最後のブロックから
のデータはもちろん全くメモリから移動されるが、メモ
リが内容で満たされていなかつたならば、これば無効な
記録でありかつ重要性はない。記述されたデータの動き
は、第７Ｃ図に示されている。新しいデータの記録が挿
入されているように、さらにＰｒｅｓｅｔＯｐｅｒａｔ
ｉＯｎコマンドがループに対する全スイッチをセットす
るためのパラメータとともに伝播される。データの記録
の最後のビットと一致するオペレーションは、第７Ｄ図
に示される結果とともにこのオペレーションを実行する
。メモリブロック８Ｂは、挿入されたデータの記録を含
んでいる。第８Ａ図から第８Ｄ図は、メモリブロック８
のチェーンから記録がどのように削除されるかを示して
いる。

第８Ａ図は、ちようど第７Ａ図に示されたように、ルー
プにセットされる全てのレジスタ１０とスイッチ１６お
よび、再び例示として第２のブロック８Ｂ内に起こつて
いるマッチが見られていることを示している。

第８Ｂ図は、最初のマッチまでかつこれを含む位置で全
スイッチをバレルにセットするためのコマンドのシーケ
ンスの結果として、第２のブロック８Ｂ内の記録の削除
のためにメモリブロック８のチェーンがいかに構成され
るかということを示している。

第８Ｃ図は、データの次の移動を示している。

第２のブロック８Ｂよりも前のブロック内の全記録はチ
ェーンを１つの位置だけ移動され、たとえば第１のブロ
ック８Ａ内の記録は第２のブロック８Ｂ内に移動する。
第２のブロック８Ｂ内の最初の記録は、データチェーン
８０上におよびそれらから全くメモリの外に移動される
。第８Ｄ図は、データ削除オペレーションの最後の構成
を示しており、全メモリブロックが無条件ループコマン
ドを受けている。

挿入および削除オペレーションの後、いかなるセットさ
れたマッチフリップフロップ１０８も０ｐｅｒａｔｅコ
マンドの前に第２のパラメータ１リセツトマツチョとと
もにＰｒｅｓｅｔＯｐｅｒａｔｉＯｎコマンドによつて
選択的にリセットされ得るということに注意されたい。
このことはさらに、セットのまま残るマッチビットまた
は他のキーワードの比較を用いるデータオペレーション
を可能とする。当業者は記録が部分的に、全体的にまた
は多くの連続した記録のブロック内において、記述され
たコマンドを用いるメモリチェーンの内外へ移動され得
る他の方法を気付かれよう。

最後のコマンドすなわちデータ挿入およびデータ削除プ
ロセスを終了するために通常に用いられる無条件ループ
およびリセットマッチコマンドは、挿入または削除動作
に続いて実行されるのが望まれる任意のオペレーション
シーケンスの最初のコマンドによつて置き換えられるこ
とができる。この最初の好ましい実施例において、デー
タの５記録の移動は単一方向性であり、データ記録が削
除されるときはいつでもチェーンの最初において空のス
トレージレジスタまたは無効な記録の蓄積の結果となる
。

この状態はストアのデータ処理に困難を来たし、第２の
好ましい実施例がメモリブ″Ｏロック８の間の双方向的
なデータの移動を組み入れて提案されている。第９図は
、この発明の第２の好ましい実施例を構成する修正され
たメモリブロック８を示している。

修正されたブロック８″の構成要素は、前述した第１図
に示された修正されていないブロック８の構成と実質的
に同じである。第１図のスイッチ１６は、ストレージレ
ジスタ１０およびデータレジスタ１８からのみでなくバ
ックデータ入力ライン８４からもクロックされたデータ
を受取るより複合的なデータ処理スイッチ８２に置替え
られている。スイッチ８２の出力は、スイッチ１６のそ
れと同様のまま残る。バックデータ出力ライン８６は、
シフトレジスタ１０の最後から２番目のビットから第９
図に示されるように接続される。第１図の制御デコーダ
２４は、（０１１のようにコード化されかつ前のＲＮＯ
−０Ｐョに置替わる）ＰｒｅｓｅｔＯｐｅｒａｔｉＯｎ
コマンドとして付加的な第２のパラメータ１バツクトラ
ンスフアョの形式にセットされる拡張された命令を有す
る修正された制御デコーダ８８に置替えられる。制御デ
コーダ８８はまた、増大されたスイッチ８２の機能性に
適応させるために、制御カップリング３８の一部として
付加的なスイッチ制御ラインを与える。第１０図は、ウ
ェーハスケールの集積回路の一部として構成されている
チェーン内に結合される修正されたメモリブロック８″
を示している。

データは前のように、スイッチ８２の適当な操作によつ
て、データレジスタ１８を通つてかつストレージレジス
タ１０内へチェーンを移動し得る。さらにデータは再び
スイッチ８２の適当なセッティングによつて１つのスト
レージレジスタ１０からその隣りのストレージレジスタ
１０へ反対方向に移動されることができるが、データレ
ジスタ１８と類似した逆方向データレジスタのチェーン
は存−在しない。制御ライン２６，２８，３０上のコマ
ンドの移動は、単一方向性のままである。第１１Ａ図か
ら第１１Ｅ図は、この第２の好ましい実施例において用
いられ得るスイッチ８２の種々の構成を示している。

第１１Ａ図は、各データの記録がそのストレージレジス
タ内で循環しかつストレージレジスタ１０とデータレジ
スタ１８との間に結合が全く存在しない通常の１ループ
ョ構成を示している。

第１１Ｂ図、第１１Ｃ図および第１１Ｄ図は、・第１の
好ましい実施例において第３図と関連して記述されたの
と同様な方法で作動する１コピー．Ｊ，ｒオーバーライ
トョおよびしくレルョ構成を示している。第１１Ｅ甲は
、バックデータ入力ライン８４がストレージレジスタ１
０の入力ライン１２へ接続されてチェーン内の次のスト
レージレジスタからのデータビットが逆に流れかつスト
レージレジスタ１０内に存在しているデータの記録を置
替える、しくツクトランスフアョ構成を示している。

直線的接続が、データレジスタ１８のチェーンのために
設けられる。データレジスタ１８によつてデータ入カラ
インフ上にもたらされる１ビットの遅延を補償するため
に、およびデータの記録がチェーンをさかのぼつて次の
ストレージレジスタに逆に転送されるときにデータの記
録ビットの同期を維持するために、バックデータ出力ラ
イン８６は、ストレージレジｊスタ１０の最後から２番
目のビットから与えられる。

データレジスタ１８に類似するバックデータレジスタチ
ェーンを組み合せること、および１メモリブロックの距
離以上に記録を逆方向に転送することは、データの記録
ビットの同期に損失を生じまた次の正確なキーワードの
比較を妨げることになる。第２の好ましい実施例を用い
て、記録の削除は、前のようにキーワードによつて削除
されるべき記録をマッチし次に全スイッチ８２を最初の
マッチから逆転送にセットしかつこれを含むことによつ
て実行される。

削除されるべき記録は次に、全後続の記録が１記録位置
逆方向に移動するようにオーバーライトされる。この削
除動作は、ループに対する全スイッチ８２をリセットし
かつマッチフリップフロップ１０８をリセットする適当
なコマンドのシーケンスによつて通常的に達成される。
第１および第２の好ましい実施例において、新しく構成
されたメモリブロックのチェーンが形成されてしまう前
に、各ブロックはオーバーラィト構成にセットされたス
イッチと各ストレージレジスタ内に送られる予め定めら
れる無効のパターンとを備える。

この無効のパターンの存在は、データが現実に全くスト
アされていないブロックを示している。その後、全リア
ルデータパターンは、その無効のパターンを除外するよ
うなものである。新しくて空でかつまだ使用されていな
いデータストレージブロックは、無効のパターン上のマ
ッチを捜すことによつてその後は常に発見され得る。そ
のようなメモリが一杯になつてかつ空のブロックが全く
発見されないということが実現される。

この状態は制御ラインとデータラインの出力をモニタす
ることによつて検出され得る。もしマッチが全く発見さ
れなければ、挿入のための記録はブロック内に置かれて
いるチェーンの出力に現われ、また最初のマッチでスイ
ッチをセットするための命令ＲＮＯ−０ｐＪに転換され
るそのパラメータを備える代わりに転換されていない出
力に現われる。第１および第２の好ましい実施例のオペ
レーションは、前述した記述から構成され得るような外
部の制御装置、オペレーションおよび構成を用いること
が必要である。

Claims (1)

1. 【特許請求の範囲】 １ 第１の同様なメモリブロックと、第２の同様なメモ
   リブロックとが連鎖してメモリチェーンに使用するため
   、データストレージシフトレジスタ１０にデータをスト
   アするためのウェーハスケール集積回路のためのメモリ
   ブロック８であつて、前記メモリブロックは、前記第１
   の隣接するブロックから入力データ２０を受けるように
   結合された、かつ、クロックされると、前記入力データ
   を、前記データストレージシフトレジスタ１０の入力１
   ２および出力１４間に介挿されるデータ操縦スイッチ１
   ６へ結合するように作動可能でありかつ前記第２の隣接
   するブロックへ出力データ２２を与えるように作動可能
   な、１−ビットデータ転送シフトレジスタ１８と、キー
   ワードアドレス４２を受けるように結合されかつ前記デ
   ータストレージシフトレジスタ１０から出力を受けるよ
   うに結合され、かつ前記キーワードアドレスを、前記デ
   ータストレージシフトレジスタ１０の前記出力と比較し
   かつ一方が他方よりも大きいか、等しいか、または小さ
   いかどうかの表示を与えるように作動可能な、１−ビッ
   トキーワードシフトレジスタ４０と、制御キャラクタ２
   ６、２８、３０を受けるようにかつ前記キーワードシフ
   トレジスタ４０からの前記表示を受けるように結合され
   、かつ１はたはそれ以上の制御キャラクタを受けてかつ
   前記キーワードシフトレジスタ４０からの前記表示を受
   けて前記キーワードシフトレジスタ４０の比較動作を制
   御しかつ前記データ操縦スイッチ１６；８２の動作態様
   を選択するように作動可能な制御デコーダ２４；８８と
   を備え、前記キーワードシフトレジスタ４０は前記第１
   の隣接ブロックから前記キーワードアドレスを受けるよ
   うに結合されかつ、クロックされると、前記キーワード
   アドレスを前記第２の隣接ブロックへ結合４４するよう
   に作動可能であり、かつ前記制御デコーダ２４；８８は
   前記第１の隣接ブロックから前記制御キャラクタ２６、
   ２８、３０を受けるように結合されかつ、クロックされ
   ると、前記第２の隣接するブロックへ前記制御キャラク
   タを結合するように作動可能であり、前記データ転送シ
   フトレジスタ１８、前記キーワードシフトレジスタ４０
   、前記データストレージシフトレジスタ１０および前記
   制御デコーダ２４；８８は、共通にクロックされ、それ
   によつて制御キャラクタおよびキーワードアドレスキャ
   ラクタは、自動的に、前記メモリチェーンの各メモリブ
   ロック８における各データストレージシフトレジスタ１
   ０の同じ位置になるストアされたデータキャラクタと同
   期され、かつさらに、前記データ操縦スイッチ１６；８
   ２は選択的に作動可能であり、前記データストレージシ
   フトレジスタ１０の入力１２として、前記データストレ
   ージシフトレジスタ１０の出力１４を結合しまたは、前
   記データ転送シフトレジスタ１８を介して結合される前
   記入力データを結合し、かつ前記出力データ２２として
   、前記データストレージシフトレジスタ１０の前記出力
   １４を結合するかまたは、前記データ転送シフトレジス
   タ１８を介して結合される前記入力データを結合するこ
   とを特徴とする、メモリブロック。 ２ 前記データ操縦スイッチ８２は、前記第２の隣接ブ
   ロックからバックデータ入力８４を受けるように結合さ
   れ、かつ前記データストレージシフトレジスタ１０はバ
   ックデータ出力８６を前記第１の隣接ブロックの前記バ
   ックデータ入力８４へ与えるように結合され、前記デー
   タストレージシフトレジスタ１０は、前記バックデータ
   出力８６として、前記データストレージシフトレジスタ
   １０の前記出力１４の前の、後ろから２番目にストアさ
   れたデータキャラクタを与えることを特徴とする、請求
   の範囲第１項記載のメモリブロック８′。 ３ 前記データ操縦スイッチ８２は、さらに、前記デー
   タストレージシフトレジスタ１０への前記入力１２とし
   て、前記バックデータ入力８４に与えられるキャラクタ
   を選択するように、前記制御デコーダ８８によつて選択
   自在に作動可能であることを特徴とする、請求の範囲第
   ２項記載のメモリブロック８′。 ４ 前記制御デコーダ２４；８８は１またはそれ以上の
   予め定められる制御キャラクタの受信に応答して、前記
   制御キャラクタを前記第２の隣接ブロック８、８′へ伝
   播するのを抑制するように作動可能であり、前記伝播の
   抑制は、何も行なわない命令を与えるコマンドキャラク
   タとして前記第２の隣接ブロック８、８′における前記
   コマンドデコーダ２４；８８によつて解釈されることを
   特徴とする、請求の範囲第１項ないし第３項のいずれか
   に記載のメモリブロック８、８′。 ５ 前記制御デコーダ２４；８８は複数個の包括的コマ
   ンドのうちから選ばれた１つを表わす第１の制御キャラ
   クタを認識するように作動可能でありかつその後で選択
   された包括コマンドの複数の実行態様のうちから選ばれ
   たものを示す後続制御キャラクタを認識するように作動
   可能なステートマシン１０２を含む、請求の範囲第１項
   ないし第４項のいずれかに記載のメモリブロック８、８
   ′。 ６ 前記複数個の包括コマンドは、前記キーシフトレジ
   スタ４０の比較機能の選択、および前記データ操縦スイ
   ッチ１６、８２のスイッチング形態の選択を含む、請求
   の範囲第５項記載のメモリブロック８、８′。 ７ 前記選択された包括コマンドは前記比較機能の選択
   であり、前記ステートマシン１０２は、前記キーワード
   アドレス間の等しいこと、等しくないことを含むマッチ
   の基準として、すなわち、一方が他方よりも大きいかま
   たは小さいか、および一方が他方よりも大きいかもしく
   は等しいか、または一方が他方よりも小さいかもしくは
   等しいを示す基準として、前記キーワードアドレス間の
   大きさの関係の選択を示す後続のの制御キャラクタを認
   識するように作動可能である。 請求の範囲第６項記載のメモリブロック８、８′。８
   前記選択された包括コマンドは前記データ操縦スイッチ
   １６、８２のスイッチング形態の選択であるとき、前記
   ステートマシン１０２は前記データ操縦スイッチ１６、
   ８２の動作を選択する対応の複数個の態様を示す複数個
   の後続コマンドキャラクタの任意のキャラクタを認識す
   るように作動可能であり、前記複数の態様は、適合して
   いる一致基準の第１の場合の間のみ選ばれた態様の前記
   スイッチ１６、８２の動作と、適合している選ばれた一
   致基準の第１の場合までのかつ第１の場合を含むすべて
   の場合についての選ばれた態様での前記スイッチ１６、
   ８２の動作と、スイッチ１６、８２の無条件動作と、適
   合している選ばれた一致基準の第１の場合から始まりか
   つその第１の場合に続く選ばれた態様でのスイッチ１６
   、８２の連続動作と、どの一致基準が適合しまた適合し
   ていなくても、スイッチ１６、８２の非動作とを含む、
   請求の範囲第６項または第７項に記載のメモリブロック
   ８、８′。 ９ 前記データストレージシフトレジスタ１０は直列の
   連続する２進数字をストアし、前記入力データ２０およ
   び前記出力データ２２は各々直列の連続する２進数字を
   含み、前記キーワードアドレス４２、４４は直列の連続
   する２進数字を含み、かつ前記制御キャラクタは並列の
   、複数の２進数字ワードを含む、請求の範囲第１項ない
   し第８項のいずれかに記載のメモリブロック８、８′。