JPS6046550B2 - 電界効果型サイリスタ - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果型サイリスタに係り、特に高速スイッ
チング動作が可能で、電流容量が改善された構造に関す
るもである。

第１図は従来の埋込みゲート型電界効果型サイリスタ、
第２図は表面ゲート型電界効果型サイリスタの一例を示
す。

第１図において、１はｎ型半導体基体、２はＰ＋型アノ
ード層でありアノード電極６に接続されている。３はビ
型のゲート層であり素子の内部ではグリッド状に形成さ
れ素子の周辺でＰ＋型拡散層９に連絡されゲート電極８
に接続されている。

４はｎ型のカソード層でありカソード電極７に接続され
ている。

５はゲート層３が素子内部で欠如した電流通路となるチ
ャンネル部であり、この部分ではアノード・カソード電
極間の縦方向はＰ＋Ｎｎ＋構造ダイオードとなつている
。

このような電界効果サイリスタにおいて電極６および７
の間に順バイアスを印加するＰ＋型層２、ｎ型チャンネ
ル部５およびｎ＋型層４からなるＰ＋Ｎｎ＋ダイオード
に順方向電流が流れる。ここで電極７に正、電極８に負
となるような電圧を印加するとｎ型基体１とＰ＋型ゲー
ト層３で形成されるＰＮ接合が逆バイアスされ、Ｐ＋型
ゲート層３の周辺のｎ型基体１に空乏層が広がる。この
ためチャンネル部５はピンチオフ状？となりＰ＋Ｎｎ＋
ダイオードに順方向電流が流れなくなる（ターンオフ）
。ターンオフされたＰ＋Ｎｎ＋ダイオードに主電流を流
すためには電極７および８の間に印．加されている逆バ
イアスを除けばよい（ターンオン）。上記従来例におい
てはゲート層３は半導体基体の内部にグリッド状に埋め
込まれており、その断面積は比較的小さい。

かつ接続用電極８とは素子．の周辺部で接続されている
ため、チャンネル部に存在する蓄積キャリアを引き出し
てターンオフするときにゲート層に沿つて電圧降下が増
大する。このためターンオフ動作が素子全体で一様にお
こらず、ターンオフ時間長くなる恐れがあるばかり・で
なく、局所的な蓄積キャリヤの引き出しが行なわれると
局所的に温度が上昇し、熱的破壊を招く恐れがある。第
２図は従来の表面ゲート型電界効果型サイリスタの一例
を示す。この図において第１図に示したものと同一符合
は第１図におけると同等の部分を示す。同図においてゲ
ート電極８とカソード電極７が半導体基体の一主表面に
交互に形成されている点に特徴がある。この素子も第１
図で説明したようにカソード電極７とゲート電極８間に
逆バイアスを印加することによつてチャンネル部５に空
乏層を形成し、Ｐ＋Ｎｎ＋ダイオードの主電流をしや断
する機能を有する。この場合Ｐ型ゲート層３相互の間に
ｎ＋型カソード層が位置ノしているためゲート間隔をあ
まり狭くとれずＰ＋Ｎｎ＋ダイオードの主電流をしや断
するためのゲート・カソード間電圧が高くなる欠点があ
る。またカソード面積が小さいため電流容量が小さくＤ
ｉ／Ｄｔ耐量が小さくなる欠点がある。本発明の目的と
するところはスイッチング時間が短かくかつスイッチン
グし易く、従来よりも高い電流容量を従来と同じ大きさ
の半導体基体で実現する電界効果型サイリスタを提供す
ることにある。

この目的を達成するために本発明の特徴とするところは
、ゲート層によつて囲まれた複数のチャンネルを有する
電界効果型サイリスタにおいて、ゲート層が半導体基体
の主表面に略平行をなす板状部分を有し、相隣るチャン
ネル間に存在する板状部分の幅が半導体基体の少数キャ
リヤの拡散長の２倍よりも小さい点にある。

次に本発明の一実施例を図面によつて説明する。

第３図において第１図、第２図におけるものと同一符合
は第１図、第２図と同等部分を示す。第３図に示す素子
は、一対の主表面１０１よび１０２を有する半導体基体
１、その一方の主表面１０１に露出するＰ＋型アノード
層２、半導体基体１内に形成された他方の主表面１０２
に露出する複数のｎ＋型カソード層牡半導体基体内に埋
め込まれ、所定の間隔で形成されたｎ型のチャンネル５
を残してカソード層４と略平行に広がる板状部３１と、
板状部３１から延び他方の主表面に、カソード層４の露
出部を取囲むように露出する連結部３２とからなるゲー
ト層３、アノード層２、カソード層４およびゲート層３
の主表面露出部にそれぞれ形成されたアノード電極６、
カソード電極７およびゲート電極８とで構成されている
。同図においてチャンネル幅ＤＣｌはゲート・カソード
電極間に低い逆バイアスを印加した時にチヤンネルがピ
ンチオフするよう、十分小さな値とし、チャンネル５の
長さはＤＣ２はターンオフ時に、埋込みゲート層を流れ
るゲート電流による電圧降下が問題とならぬ程度に低抵
抗となる距離とする。カソード層の幅市はチャンネル幅
ＤＯ２より大きい。第３図ｂはａにおけるＡ−Ｎ断面図
でありチャンネル５を含み、カソード層牡半導体基体１
、アノード層２とでｎ＋Ｎｐ＋ダイオードを構成する。
またカソード層４の下でＰ＋ゲート層が存在する部分で
は、カソード層牡半導体基体１、ゲート層３１、半導体
基体１、アノード層２とでｎ＋Ｎｐｎｐ＋サイリスタ構
造を有し、連結用Ｐ＋ゲート層３２の下においてはｐ＋
Ｎｐ＋構造を崩している。同図ｃはａにおけるＢ−Ｂ″
断面図であり同図ｃが示すようにダイオード部はなくカ
ソード層４の下ではｎ＋Ｎｐｎｐ＋サイリスタ構造をな
し、連結用Ｐ＋ゲートの下においてはＰ＋Ｎｐ＋構造と
なる。同図ｄはａにおけるＣ−Ｃ″断面図であり同図が
示すようにカソード層４の下ではチャンネル部を含んて
ダイオード構造、それ以外のところではサーイリスタ構
造となつている。上述したように、本発明による素子の
断面はＰ＋Ｎｎ＋ダイオード、Ｐ＋Ｎｐ＋Ｎｎ＋サイリ
スタが並設されるように構成されており、主電流通路と
なるＰ＋Ｎｎ＋ダイオードとＰ＋Ｎｐｎｎ＋サイリスタ
の通電面積が広いという特徴がある。

更に、半導体基体の主表面々積に対して連結部３２の占
める比率が小さいので主電流通路をその分だけ広くでき
る。このことは、チャンネル５の長手方向と連結部３２
の長手方向とが略直交していることに基づいている。ま
た、図から明らかなように、チャンネル５の長手方向と
カソード電極７（或いはカソード層４）の長手方向とが
直交しているのて、ダイオード面積を広くできる。

ターンオフ時にダイオード部に電流が集中するが、ダイ
オード面積を広くすると電流集中を緩和することができ
る。このため、ターンオフ時におけるＤｖ／Ｄｔ耐量が
大きくなる。例えば、カソード電極７の長手方向とチャ
ンネル５の長手方向が平行で、１つのカソード層４の下
にチャンネル５が１つしかない場合は、チャンネル幅Ｄ
Ｃｌはあるアノード・カソード間電圧を阻止するために
はある値以下に設定しなけれはならないので、ダイオー
ド面積を広くすることはできない。この場合、ダイオー
ド面積を広くする方法として１つのカソード層４の下に
チャンネル５を２つ設サることが考えられるが、ターン
オフ時に蓄積しているキャリヤをゲート層８へ掃き出す
場合２つのチャンネル間にあるゲート層の内部抵抗Ｒｃ
が大きくなリターンオフ機能が低下するので好ましくな
い。埋込まれたゲート層３１の単位構造あたりの長さ、
すなわち連結層３２間の距離Ｄｃは下記の条件で決定さ
れる。ターンオン状態からターンオフ状態にするにはカ
ソード●ゲート間に逆バイアス■。を印加するが、この
時ゲート層にゲート電流１０が流れる。このときゲート
層３１のＤｃ間の抵抗値ＲｃがＶｃ／Ｉｃで決定される
抵抗値より小さいことが好ましい。ここでＩ。は、ゲー
ト層３１と連結層３２との接続部を通過する電流である
。第４図ａは第３図ｄの一部を拡大したものである。同
図においてサイリスタ部となる幅ｄ＄はｎベース中の少
数キャリヤの拡散長Ｌｐの２倍より小さな距離であるこ
とが本発明の特徴である。同図ｂは、本発明による電界
効果サイリスタがターンオンし主電流が流れ始めている
楊合の第４図ａ各部のキャリヤ濃度分布であり、点線は
チャンネルが１個所５１のみである場合のキャリヤ濃度
分布である。チャンネル５１を含むダイオード部に主電
流が集中し、サイリスタ部方向には減少していくことが
わかる。サイリスタ部はターンオフする場合アノードか
ら注入されるホールのコレクタとなり広くすればホール
の引き込みが速くなるのｌでターンオフ時間が短くなる
が、いたずらに広くとるとダイオード部での電流集中が
極端に生じやすく大電流をしや断することが困難になる
。このため主電流通路てあるダイオード部およびサイリ
スタ部でのターンオンにおけるキャリヤ濃度分布７が一
様となればこのような現象は生じ難い。本実施例ではサ
イリスタ部の幅Ｄ，をｎベース中のホールの拡散長Ｌ，
の２倍よりも小さくすることにより、ターンオン時のキ
ャリヤ濃度分布を図４ｂの実線が示すようにカソードの
下においてもほぼフ均一にし、ターンオフ時においても
ダイオード部にのみ電流集中がおきることによる破壊を
防止するものである。本実施例てはｎ型Ｓ１半導体基体
の不純物濃度を１×１０１４ｃｍ−３としたが、この半
導体基体のホールの拡散長Ｌｐは１９７μｍである。

これに対し、上述のＤｓは８０μｍとした。次に本発明
の実施例を説明する。

第５図においてＩは第３図ｂに、■はｃに、■はｄにそ
れぞれ対応する断面を示し、ゲート電極およびカソード
電極側からの平面図は第３図ａと同一であるため図示さ
れていない。本実施例では半導体基体１のアノード層２
に接する第１の部分１１よりもカソード層４に接する第
２の部分１２の方が不純物濃度が高い点に特徴がある。

例えば第１の部分の不純物濃度は１Ｘ１０１４ｃｍ−３
であり、第２の部分のそれは２×１０１５ｃｍ一３であ
る。本実施例ては、前述の実施例に加えて、ターンオン
し易くターンオン時のスイッチングパワー耐量が向上す
るという効果を有する。すなわち、半導体基体の第１の
部分１１はターンオフ時に空乏層が広がり易くするため
に低不純物濃度とすることか好ましい。一方、半導体基
体の第２の部分とゲート層の板状部分３１との境界のＰ
ｎ接合にはカソードからアノードへ向う電界が発生し、
この電界のためにカソード層からゲート層の板状部分へ
電子が注入されにくくなる。この傾向は半導体基体の第
２の部分の不純物濃度が低いほど著しい。従つて、半導
体基体の第２の部分の不純物濃度を第１の部分よりも高
めておけば、ターンオフ特性を犠性にすることなくカソ
ードからゲートへ電子が注入され易くなり、素子がター
ンオンし易くかつスイッチングパワー耐量が向上する。
次に具体的数値をもつて、本発明の作用効果を！説明す
る。

第３図に示す実施例で、ｎ型であり、１×１０１４ｃｍ
−３の不純物濃度を有する半導体基体１は６．３Ｔ０ｆ
Ｌ×６．３Ｔｗｔの正方形であり、厚さは２６０μｍて
ある。

Ｐ＋型アノード層２は厚さが５０ｐｍ１表面不純物３濃
度が１×１０１８ｃｍ−３である。ゲート層３の板状部
３１は約１×１Ｃｆ７ｃｍ−３の不純物濃度で厚さが３
０μｍであり、また連結部３２は約１刈０１８ｃｍ−３
の不純物濃度で幅が７０μｍ、板状部３１までの深さが
２５μｍである。板状部３１によつてできるチヤン４ネ
ル５の幅ＤＣｌは６μｍで長さＤＣ２は５０ｐｍである
。ｎ＋型カソード層４は表面不純物濃度が１Ｘ１Ｐｃｍ
−３で幅ＤＫは６５μｍ１深さが１５μｍ１長さが１８
００ｐｍである。カソード層４と連結部３２の間隔は約
１５μｍとした。前述の如く、半導体基体１の不純物濃
度は１刈０１４ｃｍ−３で、この半導体基体１のホール
拡散長Ｌｐは１９７μｍであり、サイリスタ部の幅Ｄ，
は８０ｐｍである。このような構成で、ゲート電圧を２
０■とした時、２０Ａのアノード電流を約０．５μｓの
フオールタイムでターンオフすることができた。

ゲート電圧を１００Ｖにすると、３００Ａのアノード電
流をしや断することができた。ノ 一方、第１図に示す
従来例で、ゲート層３の幅が１０μｍ１チャンネル５の
幅が１３μｍである他はほぼ第３図の実施例で上記の寸
法と同様としたものを作製したところ、ゲート層３にお
いて生ずる電圧降下が大きいため、大きな電流はしや断
できなかつた。

ゲート電圧を５０Ｖとしても、最大しや断電流は高々ハ
で、ターンオフのフオールタイムも２０ｐｓと長かつた
。また、第２図に示す従来例で、チャンネル５の幅を４
０ｐｍ１ゲート層３の幅を６０μｍ１深さを３０μｍと
し、その他は第３図の実施例で上記の寸法とほぼ同様と
したものは、ゲート圧を１６０Ｖとしたときフオールタ
イムは約０．５μＳと短いが、最大しや断電流は約７Ａ
であつた。

ゲート・カソード間耐圧の関係でゲート電圧をこれ以上
高くできないことから、これ以上の電流のしや断は不可
能であつた。なお、上述の実施例て半導体各層の導電型
のｎとｐを交換したもの、Ｓｉ以外の半導体を用いたも
のについても本発明の範囲に含まれることは言うまでも
ない。

以上説明したように、本発明によればスイッチング特性
の良好な電界効果サイリスタを得ることができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来例の一例を示す図、
第３図は本発明の一実施例を示す図、第４図は本発明の
原理となるターンオン時のキャリヤ濃度分布を説明する
ための図、第５図は本発明の他の実施例を示す図てある
。 １・・・・・・半導体基体、２・・・・・アノード層、
３・・・ゲート層、４・・・・・・カソード層、５・・
・・・・チャンネル、６・・・・・アノード電極、７・
・・・・・カソード電極、８・・・・・・ゲート電極。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有する一方導電型の半導体基体と、
   半導体基体の一方の主表面に隣接する他方導電型の第１
   のエミッタ層と、半導体基体の他方の主表面に隣接し、
   半導体基体内部に形成された複数の一方導電型の第２の
   エミッタ層と、第１のエミッタ層および第２のエミッタ
   層の露出部にそれぞれ形成された一対の主電極と、半導
   体基体内に埋め込まれ、半導体基体の他方の主表面に略
   平行であり、第２のエミッタ層を半導体基体の一方の主
   表面に投影して生じる投影部に半導体基体の一部から成
   る複数のチャンネルを残して一部が含まれ、上記主電極
   間を流れる主電流を半導体基体との間に形成されるｐｎ
   接合からチヤンネルへ広がる空乏層によりしや断する板
   状部分を有するゲート層と、ゲート層に連絡し、第２の
   エミッタ層上の主電極との間に所定の電圧を印加するこ
   とによつて上記空乏層を形成するゲート電極とを有し、
   上記チャンネル相互間に存在するゲート層の板状部分の
   幅は半導体基体のゲート層と第１のエミッタ層との間の
   部分における小数キャリヤの拡散長の２倍よりも小さい
   ことを特徴とする電界効果型サイリスタ。 ２ 特許請求の範囲第１項において、半導体基体の不純
   物濃度は第１のエミッタ層側よりも第２のエミッタ層側
   の方で高くなつていることを特徴とする電界効果型サイ
   リスタ。 ３ 特許請求の範囲第１項または第２項において、ゲー
   ト電極は半導体基体の他方の主表面上に形成され、ゲー
   ト層とゲート電極とを連絡する手段として、板状部分か
   ら延び半導体基体の他方の主表面に第２のエミッタ層露
   出部を半導体基体露出部を介して取り囲むように露出し
   、板状部分よりも高不純物濃度を有する他方導電型の半
   導体領域を用いたことを特徴とする電界効果型サイリス
   タ。 ４ 特許請求の範囲第１項、第２項或いは第３項におい
   て、一方の主表面からみて、第２のエミッタ層の長手方
   向とチャンネルの長手方向とが略直交をなしていること
   を特徴とする電界効果型サイリスタ。