JPS6043299A - ダイナミツクメモリ装置 - Google Patents
ダイナミツクメモリ装置Info
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- JPS6043299A JPS6043299A JP58149568A JP14956883A JPS6043299A JP S6043299 A JPS6043299 A JP S6043299A JP 58149568 A JP58149568 A JP 58149568A JP 14956883 A JP14956883 A JP 14956883A JP S6043299 A JPS6043299 A JP S6043299A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック・ランダム・アクセスメモリ素子
を使用したダイナミックメモリ装置に写：′、詰２．３ メモリ素子を用いて大容量のメモリ装装置を構成する場
合、メモリ性能指数の優位１１工がら、ダイナミック・
ランダム・アクセス・メモリ素子を１吏用してダイナミ
ック・メモリ構成とするごとが多い。
を使用したダイナミックメモリ装置に写：′、詰２．３ メモリ素子を用いて大容量のメモリ装装置を構成する場
合、メモリ性能指数の優位１１工がら、ダイナミック・
ランダム・アクセス・メモリ素子を１吏用してダイナミ
ック・メモリ構成とするごとが多い。
第１図は従来から用いられている一般的なダイ１−ミッ
クメ虐す装置の概略を表わしたものである。
クメ虐す装置の概略を表わしたものである。
Ｃ：ｊＬＪ（中央処理装置）１１のアドレスク：１；子
Δ０〜Δ１５からパラールに出力されるアドレス情報１
２は、８ピツトスつ分けられてアトレスマルチプレク′
ｌ１１３に入力される。そしてタイミンクンエネレータ
１４から供給される制御信号１５によって交互にダイナ
ミック・ランダム・アクセス・メモリ素子（以下Ｄ７Ｒ
ＡＭと略称する）１Ｇのアドレス端子ＡＱ〜Δ７にマル
チプレクスＬ、１：、。
Δ０〜Δ１５からパラールに出力されるアドレス情報１
２は、８ピツトスつ分けられてアトレスマルチプレク′
ｌ１１３に入力される。そしてタイミンクンエネレータ
１４から供給される制御信号１５によって交互にダイナ
ミック・ランダム・アクセス・メモリ素子（以下Ｄ７Ｒ
ＡＭと略称する）１Ｇのアドレス端子ＡＱ〜Δ７にマル
チプレクスＬ、１：、。
２０が供給される。Ｄ−ＲＡＭ１６はリフレソ／ュ動作
を必要とするので、リフレッシユクイマ１７の決定する
周期でリフレッシュアドレスジェネレータ１８からリフ
レッシュアドレス１９を出力させる。このリフレッシニ
アドレスｔ９もアドレスマルチプレクサ１３に供給され
、Ｄ−ＲＡＭ１６のアドレス端子ＡＯ〜Ａ７に供給され
ることになる。
を必要とするので、リフレッシユクイマ１７の決定する
周期でリフレッシュアドレスジェネレータ１８からリフ
レッシュアドレス１９を出力させる。このリフレッシニ
アドレスｔ９もアドレスマルチプレクサ１３に供給され
、Ｄ−ＲＡＭ１６のアドレス端子ＡＯ〜Ａ７に供給され
ることになる。
アーヒリ２１はリフレッシュ動作の行われる以外の期間
においてコマンド情報２２を受け入れ、グでＷＥ信号２
３、ＣΔＳ信号２４およびＲＡＳ信号２５を出力させる
。ＷＥ信号２３は／（、、ファ２６を介してＤ−ＲＡＭ
１６のＷＥｆ！子に供給され、書き込みのイネーブル
信号として用いられる。
においてコマンド情報２２を受け入れ、グでＷＥ信号２
３、ＣΔＳ信号２４およびＲＡＳ信号２５を出力させる
。ＷＥ信号２３は／（、、ファ２６を介してＤ−ＲＡＭ
１６のＷＥｆ！子に供給され、書き込みのイネーブル
信号として用いられる。
ＣΔＳ信号２４はバッファ２７を介してＤ−ＲＡＭ１６
のＣＡＳ端子に供給され、ＣＯＬｆＪＭＮ（列）アドレ
スのラッチ制御に用いられる。
のＣＡＳ端子に供給され、ＣＯＬｆＪＭＮ（列）アドレ
スのラッチ制御に用いられる。
ＲＡＳ信号２５はＲＡＳデコーダ２８に供給され、バン
クアドレスラッチ２９にう・ノチされたノ望ツク（メモ
リ容量単位）切り換えのためのデータの解読が行われる
。解読結果はＤ−ＲＡＭ１６のＲＡＳ端子に供給され、
バンクの選択が行われる。
クアドレスラッチ２９にう・ノチされたノ望ツク（メモ
リ容量単位）切り換えのためのデータの解読が行われる
。解読結果はＤ−ＲＡＭ１６のＲＡＳ端子に供給され、
バンクの選択が行われる。
これは、Ｄ−ＲＡＭ１６のアドレスできる９・ｉ囲を拡
張するだめのものである。データバス・バッファ３０は
、アービタ２１から供給されるリート・ライト信号３１
に基づいて、ＣＰＵＩＩとＤ −ＲＡＭ１６の間でデー
タ３２の入出力を行わせる。
張するだめのものである。データバス・バッファ３０は
、アービタ２１から供給されるリート・ライト信号３１
に基づいて、ＣＰＵＩＩとＤ −ＲＡＭ１６の間でデー
タ３２の入出力を行わせる。
第２図はこのダイナミックメモリ装置に用いられたバン
ク選択部の構成を表わしたものである。
ク選択部の構成を表わしたものである。
このダイナミックメモリ装置では４つのバンク１３ΔＮ
ＫＯ〜ＢΔＮＫ３の切り換えを行う。従って１（ΔＳデ
コーダ２８−１のデコード部２８Δの入力端子Δ、Ｂに
は、バンクアドレスラッチ２９（第１図）からパラレル
に２ビツトのデータが供給され−るようになっている。
ＫＯ〜ＢΔＮＫ３の切り換えを行う。従って１（ΔＳデ
コーダ２８−１のデコード部２８Δの入力端子Δ、Ｂに
は、バンクアドレスラッチ２９（第１図）からパラレル
に２ビツトのデータが供給され−るようになっている。
これにより、デー】例えば第０のバンク選択信号３Ｇ、
１が出ツノされれば、これがＤ −、ＲＡ Ｍ １６の
ＲＡＳＯ端子に供給され、第０のバンクＢＡＮＫ Ｏの
みが有効になり、また第３のバンク選択信号３６３が出
力されれば、第３のバンクＢΔＮＫ３のみが有効となる
。
１が出ツノされれば、これがＤ −、ＲＡ Ｍ １６の
ＲＡＳＯ端子に供給され、第０のバンクＢＡＮＫ Ｏの
みが有効になり、また第３のバンク選択信号３６３が出
力されれば、第３のバンクＢΔＮＫ３のみが有効となる
。
Ｄ−ＲＡＭ１６のリフレッシュを行う場合には、ＲＥＦ
ＲＥＳ）１信号３７によって全バンク選択信号３６．〜
３６３が一度に出力され、４つのバンクが一括してリフ
レッシュされることになる。第３１ス１は通常用いられ
るＲＡＳオンリーリフレッシュにおける各信号のタイミ
ングを表わしたものである。同図ａはＲＡＳ信号２５を
表わしている。
ＲＥＳ）１信号３７によって全バンク選択信号３６．〜
３６３が一度に出力され、４つのバンクが一括してリフ
レッシュされることになる。第３１ス１は通常用いられ
るＲＡＳオンリーリフレッシュにおける各信号のタイミ
ングを表わしたものである。同図ａはＲＡＳ信号２５を
表わしている。
同ｉｇ＋ ｂはマルチプレクス信皓２０を表わしており
、白ぬきの部分はＲＯＷアドレスが出力されている状態
を示している。同図Ｃはデータバスの出力線の状態であ
り、データの出力が行われていないので高インピーダン
ス状態が保たれている。また同図ｄはＤ−ＲＡＭのメモ
リＢＵＳＹ信号３８の状態を示している。この第３図で
時間ｔｌｌｒ、かリフレッシュライフルタイムである。
、白ぬきの部分はＲＯＷアドレスが出力されている状態
を示している。同図Ｃはデータバスの出力線の状態であ
り、データの出力が行われていないので高インピーダン
ス状態が保たれている。また同図ｄはＤ−ＲＡＭのメモ
リＢＵＳＹ信号３８の状態を示している。この第３図で
時間ｔｌｌｒ、かリフレッシュライフルタイムである。
さて以上概略を説明した従来のダイナミックメモリ装置
では、バンクを一括してリフレッシュ動作を行う。この
ため第４図に示すＲＡＳオンリーリフレッシュサイクル
でＲＡＳ信号（同図ａ）の立し下がりおよび立ち上がり
の両時点において、消費電力（同図ｂ）がそれぞれピー
クを示す。こせに伴−てノイ′が発生し・回路の安定性
や信頼 −性を低下させる欠点があった。また消費電力
の最大値に合わせて電、源供給容量を大きく設定したり
、ノイズ除去のために電源側にパイパスコンデンジを増
設する必要があり、装置の価格を増大させるという問題
もあった。
では、バンクを一括してリフレッシュ動作を行う。この
ため第４図に示すＲＡＳオンリーリフレッシュサイクル
でＲＡＳ信号（同図ａ）の立し下がりおよび立ち上がり
の両時点において、消費電力（同図ｂ）がそれぞれピー
クを示す。こせに伴−てノイ′が発生し・回路の安定性
や信頼 −性を低下させる欠点があった。また消費電力
の最大値に合わせて電、源供給容量を大きく設定したり
、ノイズ除去のために電源側にパイパスコンデンジを増
設する必要があり、装置の価格を増大させるという問題
もあった。
そこで第１図に示したダイナミックメモリ装置において
バンクを分割してリフレッシュ動作を行わ一υることが
４９案されている。第５図はこの提案されたクイナミッ
クメモリ装（ｆ（１，におけるバンク選択部の構成を表
わしたものである。この装置では、３７ｏ〜３７３ は
タイミングジェネレータ１４（第１図）から供給される
ものである。
バンクを分割してリフレッシュ動作を行わ一υることが
４９案されている。第５図はこの提案されたクイナミッ
クメモリ装（ｆ（１，におけるバンク選択部の構成を表
わしたものである。この装置では、３７ｏ〜３７３ は
タイミングジェネレータ１４（第１図）から供給される
ものである。
第６図はこのタイミングジェネレータ内のめのＲＡＳ制
御部を表わしたものである。ＲＡＳ制御部はフリップフ
ロップ回路４１１〜４１８によって構成されるシフトレ
ジスフと、各バンクにによって構成されている。ＲＥＦ
ＲＥＳ）（信号３７０〜３７３は、ナンド回路ｊ２．〜
４２３の出力として得られる。
御部を表わしたものである。ＲＡＳ制御部はフリップフ
ロップ回路４１１〜４１８によって構成されるシフトレ
ジスフと、各バンクにによって構成されている。ＲＥＦ
ＲＥＳ）（信号３７０〜３７３は、ナンド回路ｊ２．〜
４２３の出力として得られる。
第５図および第６図に示した部分の動作を第７図と共に
説明する。ＲＡＳ制御部の各フリップフロップ回路４１
．〜４１８には、クロック信号４３（第７図ａ）が供給
されている。アービタ２１（５７４１図）は、リフレッ
シユクイマ１７（第１図）の要求に従ってリフレッシュ
要求信号４４（第７図ｂ）を発生させる。リフレッシュ
要求信号４４の発生と共にリフレッシュサイクルが開始
され、リフレッシュアドレス１９（第７図ｄ）が出力さ
れる。リフレッシュ要求信号４４と８段目のフリップフ
ロップ回Ｖ８４１８のＱ出力との論ｆ’ｆｆをとるナン
ド回路４５の出力側からは、この時点からＬレベルに変
化したマルチプレクサ・セレクト信号４６（第７図ｅ）
およびメモリＢ Ｕ Ｓ ’Ｙ信号３８（同図ｆ）が出
力されることになる。
説明する。ＲＡＳ制御部の各フリップフロップ回路４１
．〜４１８には、クロック信号４３（第７図ａ）が供給
されている。アービタ２１（５７４１図）は、リフレッ
シユクイマ１７（第１図）の要求に従ってリフレッシュ
要求信号４４（第７図ｂ）を発生させる。リフレッシュ
要求信号４４の発生と共にリフレッシュサイクルが開始
され、リフレッシュアドレス１９（第７図ｄ）が出力さ
れる。リフレッシュ要求信号４４と８段目のフリップフ
ロップ回Ｖ８４１８のＱ出力との論ｆ’ｆｆをとるナン
ド回路４５の出力側からは、この時点からＬレベルに変
化したマルチプレクサ・セレクト信号４６（第７図ｅ）
およびメモリＢ Ｕ Ｓ ’Ｙ信号３８（同図ｆ）が出
力されることになる。
これ以後、クロック信号４３に同期してまず第０のナン
ド回路４２ｏの出力が所定の時間幅で１７レベルとなり
、第０のＲＥ Ｆ ＲＥ Ｓ Ｈ信号３７゜が発生ずる
（第７図ｃＯ）。以下クロック信号ＩンＥ Ｆ ＲＥ
Ｓ １１信号３７１〜３７３が順次発生ずる（同図ｃｌ
−Ｃ３）。第８のフリップフロップでマルチブレク勺・
セレクト信号４６およびメモリＢＬＩＳ１ｇ号３８がＨ
レベルに変化する。
ド回路４２ｏの出力が所定の時間幅で１７レベルとなり
、第０のＲＥ Ｆ ＲＥ Ｓ Ｈ信号３７゜が発生ずる
（第７図ｃＯ）。以下クロック信号ＩンＥ Ｆ ＲＥ
Ｓ １１信号３７１〜３７３が順次発生ずる（同図ｃｌ
−Ｃ３）。第８のフリップフロップでマルチブレク勺・
セレクト信号４６およびメモリＢＬＩＳ１ｇ号３８がＨ
レベルに変化する。
この提案されたダイナミックメモ１Ｊ ＭＨ置−Ｃは各
バンクのリフレッシュ動作が時間的に完全に分散される
ものの、リフレッシュ動作が行われ一〇いろ全期間にお
いてＤ−ＲＡＭの使用が全面的に紡げられ、シスブトの
処理速度を低−トさせるという欠点があった。
バンクのリフレッシュ動作が時間的に完全に分散される
ものの、リフレッシュ動作が行われ一〇いろ全期間にお
いてＤ−ＲＡＭの使用が全面的に紡げられ、シスブトの
処理速度を低−トさせるという欠点があった。
本発明は上記した事情に鑑み、ＲＡＳ活性時における消
費電流の低減を図ると共に、システムの処理速度をこれ
により低下させることのないダイナミックメモリ装置を
提供することをその目的とする。
費電流の低減を図ると共に、システムの処理速度をこれ
により低下させることのないダイナミックメモリ装置を
提供することをその目的とする。
本発明ではリフレッシュ動作をバンク単位に分割する一
方、互に逆相関係にある２種類のクロック信号を用いて
位相関係の異なる２系統のＲＥ−ＦＲＥＳＨ信号を作成
し、各バンクをリフレッシュする。これにより、各バン
クのりフレフシ５動作の立ち下がりと終了時（立ち上が
り時）に生ずる泪！１″電流のピークが時間的に分肢さ
れるようになると共に、リフレッシュ動作が効率化する
。
方、互に逆相関係にある２種類のクロック信号を用いて
位相関係の異なる２系統のＲＥ−ＦＲＥＳＨ信号を作成
し、各バンクをリフレッシュする。これにより、各バン
クのりフレフシ５動作の立ち下がりと終了時（立ち上が
り時）に生ずる泪！１″電流のピークが時間的に分肢さ
れるようになると共に、リフレッシュ動作が効率化する
。
以下実施例につき本発明の詳細な説明する。
〔第１の実施例〕
第８図は第１の実施例のダイナミックメモリ装置ξにお
けるバンク選択部を表わしたものである。
けるバンク選択部を表わしたものである。
第２図と同一部分には同一の符合をイ］シ、それらの部
分の説明を適宜省略する。このバンク選択部のＲＡＳデ
コーダ２８−３には、２種類のＲＥ 、、−Ｆ ＲＥ
Ｓ Ｉ−１信号５１１．５１２が供給されるようになっ
ている。
分の説明を適宜省略する。このバンク選択部のＲＡＳデ
コーダ２８−３には、２種類のＲＥ 、、−Ｆ ＲＥ
Ｓ Ｉ−１信号５１１．５１２が供給されるようになっ
ている。
第９図は、これらのＲＥＦＲＥＳＨ信号５１１．５１２
を作成するためのＲＡＳ制御部を表わしたものである。
を作成するためのＲＡＳ制御部を表わしたものである。
ＲＡ、Ｓ制御部は、２段構成の１）型フリップフロップ
回路５２１．５２２または５３５．５３２から成る２組
のシフトレジスフ５４８．５４゜と、これらに対応して
設けられたナンド回に’＆５６１．５６２等の部品によ
って構成されている。
回路５２１．５２２または５３５．５３２から成る２組
のシフトレジスフ５４８．５４゜と、これらに対応して
設けられたナンド回に’＆５６１．５６２等の部品によ
って構成されている。
第８図および第９図に示した回路８１−分の動作を第１
０図と共に説明する。ＲＡＳ制御部のシフトレジスフ５
４＋ 、５．４２ には、インカー夕５７によって互に
位相が反転したクロック信号５８１．５８、（第−ｌＯ
図ａ、ｂ）が供給されている。リフレッシュ要求信号４
４（同図Ｃ）が発生ずると、これと共にリフレッシュサ
イクルが開始され、リフレソシュアドレスジヱネレーク
１８（’Ｊ１図）からリフレッシュアドレス１９（第１
０図ｄ）の出力が開始される。リフレッシュ要求信号４
４とフリップフロップ回路５３２のＱ出力５９の論理を
とるナンド回路６１からは、この時点から、Ｌｌ、０図
ｅ）とマルチプレクサ・セレクト信号４６（同図ｆ）が
出力される。
０図と共に説明する。ＲＡＳ制御部のシフトレジスフ５
４＋ 、５．４２ には、インカー夕５７によって互に
位相が反転したクロック信号５８１．５８、（第−ｌＯ
図ａ、ｂ）が供給されている。リフレッシュ要求信号４
４（同図Ｃ）が発生ずると、これと共にリフレッシュサ
イクルが開始され、リフレソシュアドレスジヱネレーク
１８（’Ｊ１図）からリフレッシュアドレス１９（第１
０図ｄ）の出力が開始される。リフレッシュ要求信号４
４とフリップフロップ回路５３２のＱ出力５９の論理を
とるナンド回路６１からは、この時点から、Ｌｌ、０図
ｅ）とマルチプレクサ・セレクト信号４６（同図ｆ）が
出力される。
これ以後における一方のクロ・７り信号５８、の最初の
立ち上がりで、フリップフロップ回路５２１がセットさ
れ、そのＱ出力６２と後段のフリップフロップ回路５２
２のＱ出力６３との論理する。第１のＲＥ Ｆ ＲＥ
Ｓ Ｈ信号５１． はクロック信号５ｇ、 の次の立ち
上がりまで出力される。
立ち上がりで、フリップフロップ回路５２１がセットさ
れ、そのＱ出力６２と後段のフリップフロップ回路５２
２のＱ出力６３との論理する。第１のＲＥ Ｆ ＲＥ
Ｓ Ｈ信号５１． はクロック信号５ｇ、 の次の立ち
上がりまで出力される。
一方、同様の原理で他方のクロック信号５８２ＲＥ Ｆ
ＲＥ Ｓ ｌ（信号５１．（第１０図１〕）が出力さ
れる。第２のＲＥ Ｆ ＲＥ Ｓ Ｈ信号５１２は、第
１のＲＥ Ｆ ＲＥ Ｓ Ｈ信号５１１リリも両クロッ
ク信号５８１．５８２ の関係によりそれぞれ半周期分
だけ遅れて出力さＷ７＋。
ＲＥ Ｓ ｌ（信号５１．（第１０図１〕）が出力さ
れる。第２のＲＥ Ｆ ＲＥ Ｓ Ｈ信号５１２は、第
１のＲＥ Ｆ ＲＥ Ｓ Ｈ信号５１１リリも両クロッ
ク信号５８１．５８２ の関係によりそれぞれ半周期分
だけ遅れて出力さＷ７＋。
ＲＡＳデごコーグ２８−３は、第１のＲＥ Ｉ） Ｉマ
ーＥ Ｓ Ｈ信号５１．が供給された状態で゛第０およ
び第１のバンク選択信号３６ｏ、’３６．を出力し、第
０および第１のバンクＢΔＮＫ’０．１をリフレッシュ
さＵｏる。また第２のＲＥ Ｆ ＲＥ Ｓ Ｉ−１信号
５１、が供給された状態で、第２および第３のバンク選
択信号３６２．３６３を出力し、第２および第３のバン
クＢＡＮＫ ２．３をリフレッシュさせる。リフレッシ
ュ動作の立ち下がりと終了（立ぢ上がり）時がクロック
信号５８１．５８２の関係により半周期分ずれるので、
消？’ε電流のピ りは２つずつのハングに分散され、
均雪化される。
ーＥ Ｓ Ｈ信号５１．が供給された状態で゛第０およ
び第１のバンク選択信号３６ｏ、’３６．を出力し、第
０および第１のバンクＢΔＮＫ’０．１をリフレッシュ
さＵｏる。また第２のＲＥ Ｆ ＲＥ Ｓ Ｉ−１信号
５１、が供給された状態で、第２および第３のバンク選
択信号３６２．３６３を出力し、第２および第３のバン
クＢＡＮＫ ２．３をリフレッシュさせる。リフレッシ
ュ動作の立ち下がりと終了（立ぢ上がり）時がクロック
信号５８１．５８２の関係により半周期分ずれるので、
消？’ε電流のピ りは２つずつのハングに分散され、
均雪化される。
しかもリフレッシュ動作時におけるＤ−ＲＡＭ１Ｇのｆ
ｌ＋”３時間は、全バンクを一括してリフレ少゛シュす
る従来の装置と同一にすることかできる。
ｌ＋”３時間は、全バンクを一括してリフレ少゛シュす
る従来の装置と同一にすることかできる。
第１１図は第２の実施例のタイナミノクメモリ装固にお
けるバンク選択部を表わしたものである。
けるバンク選択部を表わしたものである。
第２図と同一部分には同一の符号を付し、それらの部分
の説明を適宜省略する。このバンク選択部のＲＡＳデコ
ーダ２８−４には、４種類のＲＥＦＲＥＳＨ信号７１ｏ
〜７１．、が供給されるようになっている。
の説明を適宜省略する。このバンク選択部のＲＡＳデコ
ーダ２８−４には、４種類のＲＥＦＲＥＳＨ信号７１ｏ
〜７１．、が供給されるようになっている。
第１２図は、これらのＲ，ＥＦＲＥＳ）（信号７１ｏ〜
７１３を作成するためのＲＡＳ制御部を表わしたもので
ある。ＲＡＳ制御部は、それぞれ４段構成のＤ型フリッ
プフロップ回路７２１〜７２４または７３．〜７３４か
ら成る２組のシフトレジスタ？’４．．７４□、と、ナ
ンド回路７５゜〜７５５およびインパーク７６によって
構成されている。
７１３を作成するためのＲＡＳ制御部を表わしたもので
ある。ＲＡＳ制御部は、それぞれ４段構成のＤ型フリッ
プフロップ回路７２１〜７２４または７３．〜７３４か
ら成る２組のシフトレジスタ？’４．．７４□、と、ナ
ンド回路７５゜〜７５５およびインパーク７６によって
構成されている。
第１１図および第１２図に示した回路部分の動−作を第
１３図と共に説明する。ＲＡＳ制御部のシフトレジスタ
７４．．７４２−には、インバータ７６によって互に位
相が反転したクロック信号７７、．７７２ （第１３図
ａＳｂ）が供給されている。リフレッシュ要求信号４４
（同図Ｃ）が発生ずると、前記したようにリフレッシュ
サイクルが開始され、リフレッシュアドレス１９（同図
ｄ〉の出力が開始される。リフレッシュ要求信号４４と
フリップフロップ回路７３．のＱ出カフ８との論Ｊｊｌ
ｊをとるナンド回路７５３からは１．二の時信号４６（
同図ｆ）が出力される。
１３図と共に説明する。ＲＡＳ制御部のシフトレジスタ
７４．．７４２−には、インバータ７６によって互に位
相が反転したクロック信号７７、．７７２ （第１３図
ａＳｂ）が供給されている。リフレッシュ要求信号４４
（同図Ｃ）が発生ずると、前記したようにリフレッシュ
サイクルが開始され、リフレッシュアドレス１９（同図
ｄ〉の出力が開始される。リフレッシュ要求信号４４と
フリップフロップ回路７３．のＱ出カフ８との論Ｊｊｌ
ｊをとるナンド回路７５３からは１．二の時信号４６（
同図ｆ）が出力される。
これ以後における一方のクロック信号７７、の最初、の
立ち上がりで、フリップフロップ回路７２１ がセット
され、そのＱ出カフ９と次段のフリップフロップ回路７
２２のＱ出力８１との論理をとるナンド回路７５． か
ら、Ｌレベルの第ＯのＲＥ ＦＲＥ Ｓ ｌ−１信号７
１ｏ （第１３図ｇ）が発生ずる。第ＯのＲＥ ＦＩＲ
，Ｅ Ｓ Ｈ信号７１．は、クロック信号７７、の次５
の立ち上がりまで出力される。
立ち上がりで、フリップフロップ回路７２１ がセット
され、そのＱ出カフ９と次段のフリップフロップ回路７
２２のＱ出力８１との論理をとるナンド回路７５． か
ら、Ｌレベルの第ＯのＲＥ ＦＲＥ Ｓ ｌ−１信号７
１ｏ （第１３図ｇ）が発生ずる。第ＯのＲＥ ＦＩＲ
，Ｅ Ｓ Ｈ信号７１．は、クロック信号７７、の次５
の立ち上がりまで出力される。
クロック１５７号７７、の最初の立ち上がりから゛１゛
周期近れて、他方のイロック信号７７２が立ら」−がる
。この時点でフリップフロップ回路７３．がセットされ
ンそのＱ出力８２と次段のフリソブフロップ回路７３□
のＱ出力８３との論理をとるナンド回路７５４から、Ｌ
レベルの第１のＲＥＦ−ＲＥＳ）Ｉ信号７１１ （第１
３図ｈ）が発生する。
周期近れて、他方のイロック信号７７２が立ら」−がる
。この時点でフリップフロップ回路７３．がセットされ
ンそのＱ出力８２と次段のフリソブフロップ回路７３□
のＱ出力８３との論理をとるナンド回路７５４から、Ｌ
レベルの第１のＲＥＦ−ＲＥＳ）Ｉ信号７１１ （第１
３図ｈ）が発生する。
第１のＲＥ、Ｆ ＲＥ Ｓ Ｈ信号７１１ は、クロッ
ク信号７７２の次の立ち上がりまで出力される。
ク信号７７２の次の立ち上がりまで出力される。
一方、第０のＲＥ Ｆ Ｒ、Ｅ Ｓ Ｈ信号７１ｏ の
出力が停止して１周期経過後のクロック信号７７、の立
ち上がり時に第３段目のフリップフロップ回路７２３が
セットされ、そのＱ出力８４と最終段のフリップフロッ
プ回路７２．のＱ出力８５との論理をとるナンド回路７
５□から、Ｌレベルの第２のＲＥＦＲＥＳＨ信号７１２
（第１３図１）が発生ずる。第２のＲＥＦＲＥＳＨ信
号７１２ も、り第２のＲＥＦＲＥＳＨ信号７１２の出
力開始からタロツク信号７７Ｉ、７７２の関係により半
周期分だけ遅れて、フリップフロップ回路７３３がセン
トされ、そのＱ出力８６と最終段のフリップフロップ回
路７３．のＱ出カフ８との論、理をとるナンド回路７５
．から、Ｌレベルの第３のＲＥ−ＦＲＥＳＨ信号７１３
（第１３図Ｊ）が発生ずる。
出力が停止して１周期経過後のクロック信号７７、の立
ち上がり時に第３段目のフリップフロップ回路７２３が
セットされ、そのＱ出力８４と最終段のフリップフロッ
プ回路７２．のＱ出力８５との論理をとるナンド回路７
５□から、Ｌレベルの第２のＲＥＦＲＥＳＨ信号７１２
（第１３図１）が発生ずる。第２のＲＥＦＲＥＳＨ信
号７１２ も、り第２のＲＥＦＲＥＳＨ信号７１２の出
力開始からタロツク信号７７Ｉ、７７２の関係により半
周期分だけ遅れて、フリップフロップ回路７３３がセン
トされ、そのＱ出力８６と最終段のフリップフロップ回
路７３．のＱ出カフ８との論、理をとるナンド回路７５
．から、Ｌレベルの第３のＲＥ−ＦＲＥＳＨ信号７１３
（第１３図Ｊ）が発生ずる。
第３のＲＥ Ｉ？ＲＥ Ｓ Ｈ信号７１３ もクロック
信号７７２の１周期分だけ出力される。
信号７７２の１周期分だけ出力される。
ところでＲＡＳデコーダ２８−４は、第ＯのＲＥ Ｆ
ＲＥ Ｓ Ｈ信号７１．が供給されている状態で第Ｏの
バンク選択信号３６．を出力させ、第ＯのバンクＢΔＮ
ＫＯをリフレッシュさせる。以下同様にして、第３のＲ
ＥＦＲＥＳＨ信号７１３が供給されている状態では第３
のバンク選択信号３６３を出力させ、第３のバンクＢΔ
ＮＫ３をリフレッシュさせる。
ＲＥ Ｓ Ｈ信号７１．が供給されている状態で第Ｏの
バンク選択信号３６．を出力させ、第ＯのバンクＢΔＮ
ＫＯをリフレッシュさせる。以下同様にして、第３のＲ
ＥＦＲＥＳＨ信号７１３が供給されている状態では第３
のバンク選択信号３６３を出力させ、第３のバンクＢΔ
ＮＫ３をリフレッシュさせる。
これらリフレッンユ動作の立ち下がり時と終了（立ち」
二かり）時が各バンクによってすべて異なるので、消費
電流のピークはバンクがただ１つの場合とほぼ同等にな
り、均一化される。侍し時間は従来の装置のそれ（第７
図ｆ）に比べて１／２に１υ縮されることになる。
二かり）時が各バンクによってすべて異なるので、消費
電流のピークはバンクがただ１つの場合とほぼ同等にな
り、均一化される。侍し時間は従来の装置のそれ（第７
図ｆ）に比べて１／２に１υ縮されることになる。
以上説明した実施例ではハングが４つの場合について説
明したが、２以上の任意の数のものについ′Ｃ本発明を
適用することが可能である。
明したが、２以上の任意の数のものについ′Ｃ本発明を
適用することが可能である。
以上説明したよ）に本発明によればリフレ・ノシュ動作
をバンク単位に分割したので、電源を小型化することが
でき、装置を安価に製作することができる。また大容量
のメモリを単独のＣＰＵで効率的に使用する事が可能と
なる。
をバンク単位に分割したので、電源を小型化することが
でき、装置を安価に製作することができる。また大容量
のメモリを単独のＣＰＵで効率的に使用する事が可能と
なる。
第１図は一般的なダイナミックメモリ装置の構成を示す
ブロック図、第２図はこのダイナミ・ツクメモ’Ｊ装置
に従来用いられたノくツク選択部およびそ′の周辺部分
を表わしたブロック図、第３図はこのダイナミックメモ
リ装置におけるＲＡＳオンリーリフレッシュタイミング
を表わしたタイミング図、第４図はこの装置のリフレッ
シュ動作時におけるＲＡＳ信号と消費電流の関係を表わ
した各様波形図、第５図は以上の装置を改良するものと
して従来提案されたダイナミックメモリ装置におけるバ
ンク選択部およびその周辺部分を表わしたブロック図、
第６図はこの装置のタイミングジェネレータ内のＲＡＳ
制御部を表わしたブロック図、第７図はこの提案された
装置の動作を説明するだめの各種タイミング図、第８図
〜第１０図は本発明の第１の実施例を説明するためのも
ので、このうち第８図はハング選択部およびその周辺部
分を表わしたブロック図、第９図はタイミンクジェネレ
ータ内のＲＡＳ制御部を表わしたブロック図、第１０図
はダイナミックメモリ装置の動作を説明するだめの各種
タイミング図、第１１図〜第１３図は本発明の第２の実
施例を説明するだめのもので、このうじ第１１図はバン
ク選択部およびその周辺部分を表わしたブロック図、第
１２図はタイミングジェネレータ内のＲＡＳ制御部を表
わしたブロック図、第１３図はダイナミックメモリ装置
の動作を説明するだめの各種タイミンク図である。 １６・・・・・ダイナミック・ ランダム・アクセス・メモリ素工１ 、２５・・・・・・ＲＡＳ信号、 ５１．７１・・・・・・ＲＥ Ｆ ＲＥ Ｓ Ｈ信号、
５４．７４・・・・・・シフトレジスタ、５８・・・・
・・クロック信号、 ５６．６１，７５・・・・・・ナンド回路、５７．７６
・・・・・・インバータ。 出 願 人 富士ゼロックス株式会社 代 理 人 弁理士 山 内 梅 雄 第９図 第１１ 開 １３
ブロック図、第２図はこのダイナミ・ツクメモ’Ｊ装置
に従来用いられたノくツク選択部およびそ′の周辺部分
を表わしたブロック図、第３図はこのダイナミックメモ
リ装置におけるＲＡＳオンリーリフレッシュタイミング
を表わしたタイミング図、第４図はこの装置のリフレッ
シュ動作時におけるＲＡＳ信号と消費電流の関係を表わ
した各様波形図、第５図は以上の装置を改良するものと
して従来提案されたダイナミックメモリ装置におけるバ
ンク選択部およびその周辺部分を表わしたブロック図、
第６図はこの装置のタイミングジェネレータ内のＲＡＳ
制御部を表わしたブロック図、第７図はこの提案された
装置の動作を説明するだめの各種タイミング図、第８図
〜第１０図は本発明の第１の実施例を説明するためのも
ので、このうち第８図はハング選択部およびその周辺部
分を表わしたブロック図、第９図はタイミンクジェネレ
ータ内のＲＡＳ制御部を表わしたブロック図、第１０図
はダイナミックメモリ装置の動作を説明するだめの各種
タイミング図、第１１図〜第１３図は本発明の第２の実
施例を説明するだめのもので、このうじ第１１図はバン
ク選択部およびその周辺部分を表わしたブロック図、第
１２図はタイミングジェネレータ内のＲＡＳ制御部を表
わしたブロック図、第１３図はダイナミックメモリ装置
の動作を説明するだめの各種タイミンク図である。 １６・・・・・ダイナミック・ ランダム・アクセス・メモリ素工１ 、２５・・・・・・ＲＡＳ信号、 ５１．７１・・・・・・ＲＥ Ｆ ＲＥ Ｓ Ｈ信号、
５４．７４・・・・・・シフトレジスタ、５８・・・・
・・クロック信号、 ５６．６１，７５・・・・・・ナンド回路、５７．７６
・・・・・・インバータ。 出 願 人 富士ゼロックス株式会社 代 理 人 弁理士 山 内 梅 雄 第９図 第１１ 開 １３
Claims (1)
- 記憶領域を複数のメモリ容量単位に分割された゛ダイナ
ミック・メモリ素子と、このダイナミックメモリ素子の
リフレッシュ動作の開始を指示するりフレッシュ要求信
号を人力しこれを順次シフトさせる２組のシフトレジス
タと、これら２組のシフトレジスタに対して互に逆相関
係にあるクロックイー号を供給するクロック信号供給手
段と、前記シフトレジスタを構成するフリップフロップ
回路の出力信号の論理をとり、これらシフトレジスタご
とに位相関係の異なった２系統のリフレッシュ用のパル
ス信号を作成する論理回路とを備え、作成されたパル不
信号を予め定められたメモリ容量単位にそれぞれ供給し
てこれらのメモリ容量単位を時分割的にリフレッシュさ
せることを’Ｊｊｉ徴とするダイナミックメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149568A JPS6043299A (ja) | 1983-08-18 | 1983-08-18 | ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149568A JPS6043299A (ja) | 1983-08-18 | 1983-08-18 | ダイナミツクメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043299A true JPS6043299A (ja) | 1985-03-07 |
Family
ID=15478027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149568A Pending JPS6043299A (ja) | 1983-08-18 | 1983-08-18 | ダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198172A (ja) * | 1991-07-16 | 1993-08-06 | Samsung Electron Co Ltd | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 |
-
1983
- 1983-08-18 JP JP58149568A patent/JPS6043299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198172A (ja) * | 1991-07-16 | 1993-08-06 | Samsung Electron Co Ltd | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 |
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