JPS6042501B2 - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS6042501B2
JPS6042501B2 JP55045810A JP4581080A JPS6042501B2 JP S6042501 B2 JPS6042501 B2 JP S6042501B2 JP 55045810 A JP55045810 A JP 55045810A JP 4581080 A JP4581080 A JP 4581080A JP S6042501 B2 JPS6042501 B2 JP S6042501B2
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ジヤツク・ジ−・サムス
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Publication date
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Publication of JPS6042501B2 publication Critical patent/JPS6042501B2/ja
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G—PHYSICS
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G06F5/085—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register in which the data is recirculated

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Description

【発明の詳細な説明】 本発明はコンピュータシステム及びデータ記憶サブシス
テムに関するものであり、更に具体的に言えばブロック
記憶装置を用いた複次元アドレス・スペース記憶装置に
関するものである。
技術的背景コンピュータの設計者及びコンピュータのプ
ログラマが絶えず直面している問題は所望のデータを探
知するのに要するアクセス時間を増すことな・くコンピ
ュータ記憶のコストを最少化する必要性である。
コンピュータ・プログラムが直接的にデータを導出しう
る記憶は主記憶又は１次記憶と呼ばれるのが普通であり
、種々の長さのデータ又はワードを提供しうるものでな
ければならない。磁気ドラム、ディスク、又はテープな
どの２次記憶は多量のデータを記憶するのが普通であり
、その記憶データはプログラマの読み書きインストラク
ションの制御の下でブロック状に１次記憶へ供給される
。それに加えて従来装置では、データ要素のためのアド
レス情報がデータ要素それ自身と同様に取扱われるのが
普通である。データの表示が最大になればアドレスの表
示も最大になる。従つてコンピュータのアーキテクチユ
アはより多くの費用を掛けてより多くのアドレス及び拡
大されたアドレス情報を記憶するために拡張されるに至
つた。そのような拡張に対する代案はアドレスのスペー
スを小さくすることであり、それはコンピュータの用途
を制限する結果になる。従来技術の記憶はリニア（一次
的な）リストを順次又はランダムにアクセスするものに
（技術的に）限られており、それらの内容はプログラム
されたインストラクションにより連続的に認識される必
要のあることが多かつた。
代表的な記憶は順次に又はランダムにアクセスされる所
のワード的にリニアである一次元的リスト状に組成され
る。ついでに言うと、スタック及びキューはランダムア
クセスでない所の一般に使用される情報構造の例である
。記憶装置として複次元のアレイを使用することも提案
されている。
従来技術の記憶には複合アドレス変換技術を通じてリニ
ア化される所の添字付（Ｓｕｂｓｃｒｉｐｔｅｄ）アレ
イを含む。次元は記憶の座標の番号を参照する。ランダ
ムアクセス、ワード的に一次元のリニア記憶に於ては、
ｎ次元アレイがリニア化される。そのようなリニア化の
ためには大規模なプログラム操作が必要とされる。かく
て情報のブロックの記憶及び転送のための目に見えない
（即ちコンピュータ構造体内部にある）所の、且つプロ
グラマ取扱いを要しない所の、多次元記憶の必要性が生
じる。
そのような記憶装置は主記憶をアドレスする必要性を増
大することなく、データ・プロセッサ中の記憶スペース
の量を増加させることが可能である。記憶装置に於ける
現在技術の実施のため直接的記憶アクセス技術を組合わ
せてブロック記憶装置を使用するため更に別の必要性が
生じる。本発明 本発明に従つてデータ●プロセッサのための直列的記憶
サブシステムが提供される。
その装置は第１のプロセッサと、データを記憶するため
の複数のデータ記憶場所を有する第１のデータ記憶装置
とを含む。第２のデータ記憶装置はデータを記憶するた
めの複数のデータ記憶場所を含んでいる。制御装置が配
設され、且つ第２のデータ記憶装置をアクセスするため
のアクセス窓として第１のデータ監憶装置の複数のデー
タ記憶場所のうち１つを選選択するため第１のプロセッ
サと関連づけられて、第１のデータ記憶装置の複数のデ
ータ記憶場所のうちの選択された１つをアドレスするこ
とにより第２のデータ記憶装置の複数のデータ記憶場所
のうちの少くとも１つへ第１のプロセッサがアクセスし
うるようにする。この装置は第１のデータ記憶装置を複
数のデータ記憶所のうちの選択された１つと第２のデー
タ記憶装置の複数のデータ記憶場所のうちの少くとも１
つとの間でデ・一タを転送するため第１のプロセッサに
応答しうる第２のプロセッサを更に含んでいる。本発明
の他の態様に従つてデータ●プロセッサのための記憶サ
ブシステムが提供される。
その装置は第１のプロセッサと、データを記憶するため
複数の記憶場所を含んだ第１のプロセッサと組合わされ
たランダムアクセス・データ記憶装置とを含む。直列的
ブロック記憶装置が配設され且つデータを記憶するため
の可変幅の複数のデータ記憶場所を含んでいる。直列的
記憶装置の複数のデー”夕記憶場所のうちの１つをアク
セスするためのアクセス窓として、ランダムアクセス●
データ記憶装置から複数のデータ記憶場所のうちの１つ
を選択するため、制御装置が第１のプロセッサに結合さ
れる。第２のプロセッサが配設され、それはランダムア
クセス・データ記憶装置の複数のデータ記憶場所のうち
の選択された１つと直列的ブロック記憶装置の複数のデ
ータ記憶場所のうちの少くとも１つとの間てデータを転
送するための第１のプロセッサに応答することが出来る
ものである。１つのバッファ装置が第１のプロセッサと
組合わされ、そして１つのバッファ装置が直列的ブロッ
ク記憶装置と組合わされる。
それらのバッファ装置は記憶装置間でデータが転送され
る速度を増すために、記憶装置間のデータ転送に先立つ
てデータを一時的に記憶する。実施例の説明 第１図には本発明の直列的記憶装置を使用するデータ処
理装置の主要素子が図示されている。
その装置は参照番号１０で総括的に指示されたデータ・
プロセッサと、マイクロプロセッサ１２を含んでいる。
僅かな例外を除くマイクロプロセッサ１２の構成の一般
的形態は、本件出願人の米国特許第４０３８６４？の第
１７図に示されている。マイクロプロセッサ１２と組合
わされているものはプ口グラム・インストラクション及
びデータを記憶するための主記憶装置１４である。プロ
グラムはそのインストラクションを順次的な態様で主記
憶装置１４から読出すことにより実行される。主記憶装
置１４には、信号線１８ａ及び１８ｂを介して主記憶装
置１４中にある次のインストラクションをアドレスする
目的で次のインストラクション・アドレスを記憶する所
の記憶アドレス・レジスタ（Ｓ，ＡＲ）１６が組合わさ
れている。主記憶装置１４のデータ及びインストラクシ
ョンを記憶するための複数の記憶場所を含んでいる。例
えば参照番号２２で指示されたデータ記憶場所Ｅ８と、
参照番号２４で指示されたデータ記憶場所Ｅｂが第１図
に図示されている。図示されたようなデータ記憶場所２
２及び２４は異なよたワード長のデータを記憶するため
可変幅のものである。本発明の直列的記憶サブシステム
は参照番号３０によつて総括的に指示されており、直列
的ブロック記憶装置３２及び３４を含むように第１図に
図示されている複数の補助的の直列的ブロック記憶装置
より成る。
直列的ブロック記憶装置３２は主記憶装置１４のデータ
記憶場所の幅に相当する幅を有する複数のデータ記憶場
所３６を含んでいる。同様に直列的ブロック記憶装置３
４は主記憶装置１４のデータ記憶場所２４の幅に相当す
る幅の複数のデータ記憶場所３８を持つている。２つの
直列的ブロック記憶装置３２及び３４が直列的記憶サブ
システム３０を成すように図示されているけれども、任
意数の可変幅補助記憶装置が主記憶装置１４内の相当す
る数のデータ記憶場所に付加されてもよいことを承知さ
れたい。
直列的記憶サブシステム３０に対するアクセスは、選択
されたデータ記憶場所中の第１のワード又は唯一のワー
ドを探知する所の記憶アドレス・レジスタ１６により主
記憶装置１４内の選択されたデータ記憶場所をアドレス
することによつて得られる。
従つて、主記憶装置１４内の選択されたデータ記憶場所
は直列的記憶サブシステム３０に対する１アクセス窓ョ
として働く。例えば主記憶装置１４のデータ記憶場所２
２は直列的ブロック記憶装置３２、つまり複数のデータ
記憶場所３６に対するアクセス窓として働く。主記憶装
置１牡マイクロプロセッサ１２、及び直列的記憶サブシ
ステム３０の間のコミュニケーションは第１図に示され
た信号線４２ａ及び４２ｂのようなアクセス機構４２を
介して行なわれる。従つて主記憶装置１４内のアドレス
可能な主記憶場所の数を増すことなくデータ・プロセッ
サ１０の記憶容量を更に増すために、直列的記憶サブシ
ステム３０内の追加の補助的データ記憶場所が主記憶装
置１４内の他のデータ記憶場所に付加されうることがわ
かる。従つ本発明の重要な点は第３の次元が主記憶装置
１４に対して実際的に付加されることである。ここで用
いられる１データ記憶場所ョは例えば少くとも８ビット
から成る。
それよりも広いデータ要素は指定個数の相次ぐ記憶場所
を占有する。データ記憶場所に記憶されたデータ要素が
転送されるとき、その種々のビットは並列的同時態様で
転送される。ここで用いられる１データ要素ョはデータ
情報ばかりかアドレス情報をも含む。直列的記憶サブシ
ステム３０の直列的ブロック記憶装置３２及び３４はデ
ータが直列的に記憶される所の数多くのブロック記憶装
置で構成されてもよい。これらの装置は例えばテキサス
インスツルメント社製の電荷結合記憶装置、型番ＴＭＳ
３Ｏ６４ＪＬ（６５５３６ビットのＣＣＤ記憶装置、テ
キサスインスツルメント社１９７詳発行のＲＭＯＳ記憶
装置データブツクョに開示されている）を含んでもよい
。
そのようなＣＣＤは米国特許第３９４７６９８号明細書
にも開示されている。代案として、直列的ブロック記憶
装置３２及び３４はテキサスインスツルメント社製の磁
気バルブ記憶装置（例えば型番ＴＩＯ２Ｏ３など）を含
んてもよい。そのような磁気バルブ記憶装置は米国特許
第４０９０２５１号明細書に開示されている。そのほか
に、電子ビーム・アドレス可能記憶装置及び光学ビーム
記憶装置が本発明に利用されてもよい。第２図には本発
明の直列的記憶サブシステム３０の実施例が図示されて
いる。
データ・プロセッサ１０は例えば信号線５２を介してＳ
ＡＲｌ６へ相互接続された中央処理装置（ＣＰＵ）５０
を含”んだホスト・プロセッサで構成されてもよい。Ｃ
ＰＵ５Ｏは主記憶装置１４に記憶されたプログラム●イ
ンストラクションに応答してデータ処理機能及び制御機
能を達成する。ＣＰＵ５Ｏは直列的記憶サブシステム３
０内のマイクロプロセッサ１２とデータバス５４を介し
て相互接続される。マイクロプロセッサ１２が直列的ブ
ロック記憶装置３２を制御する。直列的ブロック記憶装
置３２はランダム態様とは異なつて後追い態様で（即ち
直列的に）アクセスできる複数のデータ記憶楊所３６を
含む。直列的ブロック記憶装置３２は後人れ先出し（Ｌ
ＩＦＯ）型又は先入れ先出し（ＦＩＦＯ）型の何れの記
憶スタックとしても動作する。
ＬＩＦＯ型は、新しいデータ要素がスタックの頂上に加
えられてスタック中に存在したデータ要素が１つのデー
タ記憶場所分だけ押し下げられる（移される）所の押し
下げ型スタックとして知られている。この動作は１プツ
シユョ動作と呼ばれる。それと反対に、直列的ブロック
記憶装置３２からデータを転送するときに、頂上の記憶
場所内に記憶されたデータがそのスタックから取出され
そしてスタック内の残りのデータ要素は上方に移行（即
ちそのスタックのデータ記憶場所からポツプアツプ）さ
れる動作がある。
この動作は１ポップョ動作として知られている。ＦＩＦ
Ｏ型動作のためには新しい各データ要素はスタックの底
へ加えられ、そして古いデータ要素はデータ要素がスタ
ックの頂上から取出されるときスタックの頂上に近い場
所へ１つ宛移動する。直列的ブロック記憶装置３２は、
相次ぐデータ要素が固定読み書き装置５８（第２図参照
）を通過するとき直列的順序でされる所の閉ループ状に
配置されることを可能ならしめる。マイクロプロセッサ
１２は直列的ブロック記憶装置３２に対してデータを出
し入れするため、バス６０を介して適当な読み書き装置
５８へ相互接続されている。直列的ブロック記憶装置３
２は、本発明の直列的記憶サブシステム３０と組合わさ
れた直列的ブロック記憶装置の直列的順序及ひ閉ループ
態様を示すため全体を回転車輪状にシンボル表示されて
いる。従つて本発明の直列的記憶サブシステムはＬＩＦ
Ｏ及びＦＩＦＯの両スタック構造に対して取りわけ適合
する。直列的ブロック記憶装置３２内の各データ記憶場
所３６はインデックス番号フィールド及びデータ要素フ
ィールドを含む所の単一のスタック要素を記憶すること
が出来る。インデックス番号が直列的ブロック記憶装置
３２内の相次ぐデータ記憶場所３６に対して番号順に割
当てられる。直接的照会モードに於ける本発明の装置の
動作に於ては、マイクロプロセッサ１２は（信号線４２
ａによつてシンボル表示された直列的記憶アクセス機構
を介して）直列的ブロック記憶装置３２を位置づけする
ためのインデックス番号要求に応答して、相当するイン
デックス番号を有する特定のデータ記憶場所３６を読み
書き装置５８と整合状態に置くようにすることが出来る
。ＬＩＦＯ及びＦＩＦＯ動作のためには、マイクロプロ
セッサ１２”は直列的ブロック記憶装置３２を１位置だ
け前後に動かすように動作するとが出来る。データ・プ
ロセッサ１０は主記憶装置１４内にあるデータ・スタッ
ク又はデータ・キューに対してデータ要素を加除するた
めの１プツシユョインストラクシヨン及び１ポツプョイ
ンストラクシヨンを含む。
１プツシユョインストラクシヨンは直列的ブロック記憶
装置３２のデータ記憶場所３６に新たなデータ要素を加
入し、そしてＬＩＦＯの動作の形でデータ・プロセッサ
１０は新たな加入データ要素のための明き場所を作るた
めデータ記憶場所３６内に現存するスタック要素を１位
置だけ移動せしめる。
それと反対にデータ・プロセッサ１０からの１ポツプョ
インストラクシヨンは直列的ブロック記憶装置３２から
１つのデータ要素を取去つて、残りのスタック要素をそ
のスタックの頂上に向う位置へ移動させる。
データ・プロセッサ１０からの読取りインストラクショ
ンに対しては、直列的ブロック記憶装置３２の頂上のデ
ータ要素は単に読取られるだけであつて、残りのスタッ
ク要素は移動されるとか数が変更されると言うことはな
い。同様にデータ・プロセッサ１０からの書込みインス
トラクションに対しては、直列的ブロック記憶装置３２
のデータ記憶場所３６の頂上のデータ要素へ新たなデー
タが読込まれるが、スタック要素に移動されず或は数も
変更されない。換言すれば、読出しインストラクション
及び書込みインストラクションは複数のデータ記憶場所
３６内のデータ要素の数を変えず、且つスタック・イン
デキシング機構に何等変更を生じさせない。主記憶装置
１４のうちの選択されたデータ記憶場所（例えば第２図
のデータ記憶場所２２）は直列的ブロック記憶装置３２
に対してアクセス窓として働く。
選択されたデータ記憶場所２２は実際問題として、デー
タ・プロセッサ１０に於て実行されつつあるプログラム
に関する限り直列的ブロック記憶装置３２のデータ記憶
場所３６に記憶された１頂上ョのデータ要素を表わす。
データ・プロセッサ１０がそのプログラム、インストラ
クションの流れの中で、主記憶装置１４内の選択された
場所の主記憶アドレスを含む所の１プツシユョインスト
ラクシヨンに出合つたとき、データ●プロセッサ１０は
所望のデータ要素を主記憶装置１４内のデータ記憶場所
中に書込み、且つ直列的ブロック記憶装置３２へデータ
要素を加入するためマイクロプロセッサ１２へ信号する
。マイクロプロセッサ１２はこのデータ要素を直列的ブ
ロック記憶装置３２の複数のデータ記憶場所３６内の空
の記憶場所に記録し、且つ直列的ブロック記憶装置３２
を次の空のデータ記憶場３６へ進める。若しもデータ・
プロセッサ１０がそのインストラクションの流れの中で
、主記憶装置１４内のデータ記憶場所のアドレスを含む
１ポツプョインストラクシヨンに出会つたならば、デー
タ●プロセッサ１０は直列的ブロック記憶装置３２から
のスタック要素が必要とされることをマイクロプロセッ
サ１２に信号する。そのときマイクロプロセッサ１２は
データ・バス５４を介してＣＰＵ５Ｏへデータ記憶場所
３６から適当な要素を送る。それはデータ・バス５６を
介して主記憶装置１４内の選択されたデータ記憶場所中
に選択された要素を記憶させるようにする。その後マイ
クロプロセッサ１２は選択されたデータ記憶場所３６が
空であることを表示し、且つ直列的ブロック記憶装置３
２を適当な方向に１位置だけ進める。次に第３図につい
て説明する。
同図では既に説明されたものと同一又は類似の構成素子
に対しては同じ参照番号を付して他の実施例を示す。第
１図に示されてように、第３図は主記憶装置１４中にデ
ータ記憶場所２２及び２４として示された所のその自身
の別個のアクセス窓を夫々有する直列的記憶装置３２及
び３４を示している。マイクロプロセッサ１２はマイク
ロプロセッサＣＰＵ７Ｏ、マイクロプロセッサ記憶装置
７２、及びマイクロプロセッサＣＰＵ７Ｏがマイクロプ
ロセッサ記憶装置７２をアドレスするために使用される
記憶アドレスレジスタ（ＳＡＲ）７４を含むものとして
図示されている。ＳＡＲ７４は信号線７６を介してマイ
クロプロセッサ記憶装置７２へアドレスを供給し、且つ
信号線７８を介してマイクロプロセッサＣＰＵ７Ｏから
アドレス情報を受取る。マイクロプロセッサ記憶装置７
２とマイクロプロセッサＣＰＵ７Ｏはバス８０を介して
コミユニケートする。第３図に示されたような本発明の
重要な点は直列的ブロック記憶装置３２及び３４の各々
と共に使用するデータ・バッファリング機構を用いたこ
とである。
データ・バッファ９０及び９２はデータ・プロセッサ１
０内に設けられており、データ・バス９４及び９６を介
してＣＰＵ５Ｏとコミユニケートする。データ・バッフ
ァ９０は直列的ブロック記憶装置３２と関連して使用さ
れ、データ・バッファ９２は直列的ブロック記憶装置３
４と関連して使用される。スタック要素データ・バッフ
ァ領域１００及び１０２がマイクロプロセッサ記憶装置
７２内に配設され、直列的ブロック記憶装置３２及び３
４と関連して機能する。データ・バッファ９０は単一の
スタック要素（取りわけデータ要素）及びそれに伴うイ
ンデックス数を記憶するように計画されており、主記憶
装置１４に位置決めされてもよく、或は第３図に示され
たように独立のハードウェア・レジスタを形成すること
も可能である。マイクロプロセッサ記憶装置７２内のデ
ータ・バッファ領域１００は直列的ブロック記憶装置３
２からの幾つものデータ要素を記憶し、且つインデック
ス数及びデータ要素の両方を記憶する。データ要素が直
列的ブロック記憶装置３２内のデータ記憶場所に加えら
れつつあるとき、各データ要素はデータ記憶場所２２の
ようなアクセス窓を介して主記憶装置１４からデータ・
バッファ９０へ、そしてマイクロプロセッサ記憶装置７
２内のデータ・バッファ領域１００へ進む。
予定数のデータ要素がデータ・バッファ領域１００中に
蓄積された後、それらは１つの群として直列的ブロック
記憶装置３２に転送され、そして各要素は直列的ブロッ
ク記憶装置３２内の夫々のデータ記憶場所３６に配置さ
れる。動作について説明すると、データ要素が直列的ブ
ロック記憶装置３２から取出されるとき、これらの要素
はマイクロプロセッサ記憶装置７２内のデータ・バッフ
ァ領域１００へ転送され、そしてマイクロプロセッサＣ
ＰＵ７Ｏを介して主記憶装置１４及びデータ記憶場所（
例えばデータ記憶場所２２）へ転送される。
マイクロプロセッサ記憶装置７２の・バッファ領域１０
０内に記憶されたデータ要素は、データ記憶場所２２内
に窮極的に記憶するためデータ・バッファ９０へ個別的
に転送される。データ・バッファ領域１００からのデー
タ要素の供給が尽きた後に、他の群のデータ要素及びそ
れらに伴うインデックス数が直列的ブロック記憶装置３
２からデータ・バッファ領域１００へ転送される。本発
明のバッファ配例は前述の通り、データ要素が直列的ブ
ロック記憶装置３２との間で転送される速さを増進して
、データ・プロセッサ１０のデータ処理率に近づく有効
率でデータ要素を連続的に処理することを可能ならしめ
る。
同様にして、直列的ブロック記憶装置３４にはデータ・
プロセッサ１０のデータ・バッファ９２が配設され、ス
タック要素のデータ・バッファ領域１０２がマイクロプ
ロセッサ記憶装置７２内に配設される。このバッファ配
列は直列的ブロック記憶装置３２に関連して既に説明さ
れたバッファ配列と同じ態様て動作する。マイクロプロ
セッサ１２は、データ・バッファ９０及び９２を充満さ
れた現状に維持するためデータ・プロセッサ１０に対し
て非同期的に動作する。第４図に示されたように、各デ
ータ記憶場所３６及び３８はインデックス番号（１）及
びデータ要素フィールド（ｅ）を含む単一のスタック要
素を記憶することが出来る。
主記憶装置１４内の現在要素はインデックス“ｉ′゛を
有する文字“ｅ゛によつて示される。データ・バッファ
９０又は９２（第３図）内に存在する“次゛の要素はイ
ンデックス“゜ｉ″゛を有する“ｅ″゛によつて示され
ている。第４図は更に先頭３６ａ及び３８ａ１後尾３６
ｂ及び３８ｂを有するリール又は閉リングとして直列的
ブロック記憶装置３２及び３４を図解している。インデ
ックス番号゜“１゛はリングの先頭を表わし、インデッ
クス番号゜“Ｎ゛はそのリングの後尾を表わす。無効の
、又は空の記憶場所３６ｃ及び３８ｃが先頭と後尾の間
に配置されている。直列的ブロック記憶装置３２及び３
４の無用の動きを避けるため明瞭なビットがインデック
ス番号フィールドに用いられる。インデックス４４０゛
はインデックス６“Ｒ５と対になるものであつて、１後
人れョを意味する。インデックス“゜１゛は１先入れョ
を意味する。若しも先入れ先出し（ＦＩＦ′Ｏ）アクセ
スが宜言されているならば、データ・バッファ９０のｉ
″に値は（１＋１）となる。若しも後人れ先出し（ＬＩ
ＦＯ）アクセスが宜言されているならばｉ″の値は（１
−１）である。直接インデックス・アクセスに対しては
ｉ″の値はｉである。従つてデータ・バッファ９０はル
ック・アヘッド処理要素、又はデータ要素へ直接照会す
るキヤツシ（Ｃａｃｈｅ）を介する記憶である。直接的
ブロック記憶装置３２及び３４は実際問題として車輪の
ように順方向（１＋１方向）又は逆方向（１一１方向）
回転可能である。バッファ・マネージメント・システム
が米国特許第３５８８８３９号に開示されている。第５
図は所与の直列的記憶サブシステム３０を用いてデータ
●マルチプレキシング機能を達成しうる本発明の他の態
様を示す。そこでは、入出力（１１０）装置による直列
的ブロック記憶装置に対する直接的アクセスがなされる
。１１０装置１１０は信号線１１２を介してデータ要素
をマイクロプロセッサ１２へ供給する。
各データ要素は直列的ブロック記憶装置識別フィールド
、位置フィールド、及びデータ・フィールドを含む。識
別フィールドは直列的ブロック記憶装置（例えば１１６
，１１８又は１２０）のうちのどの１つ又はそれ以上が
データ要素を受取るかを指示する。更に各直列的ブロッ
ク記憶装置１１６，１１８又は１２０内の記憶場所の位
置が指定される。マイクロプロセッサ１２は制御器の機
能を果たし、且つ信号線１２２，１２４及び１２６を介
してデータを直列的ブロック記憶装置１１６，１１８及
び１２０へ供給する６従つてデータ要素のすべて又は選
択された部分が直列的ブロック記憶装置１１６，１１８
，又は１２０のうちの１つ又は任意のものに置かれ且つ
同様なデータ記憶場所に置かれうる。従つて本発明の直
列的記憶サブシステムを用いてデータが１１０装置から
得られ且つ異つた順序及び配”列で使用されうる。発明
の効果 本発明は直列的ブロック記憶装置を付加すると共にアク
セス窓の概念を導入することにより、ランダム・アクセ
ス主記憶のアドレス・ビットの数を増すこことなくしか
もアドレス変換器を用いることなく、主記憶スペースの
量を実質的に増大するこができる。
本発明で利用された直列的ブロック記憶装置は可変幅の
ものでもよく、データ処理装置の構成及びアーキテクチ
ャ次第で多数の直列的ブロック記憶装置を利用すること
が出来る。
【図面の簡単な説明】
第１図は本発明の記憶サブシステムを組込んだデータ処
理装置の主要構成要素のブロック図、第２図は更に詳細
なブロック図、第３図は本発明のデータ◆バッファリン
グ態様を組込んだデータ処理装置のブロック図、第４図
はリング状に示されたブロック記憶のデータ記憶場所を
示す図、第５図は入出力装置からのデータのマルチプレ
キシングのための本発明の利用を示すブロック図である
。 １０・・・・・・データ●プロセッサ（第１のプロセッ
サ）、１２・・・・マイクロプロセッサ（第２のプロセ
ッサ）、１４・・・・・・主記憶装置（第１の記憶装置
）、１６・・・・・・記憶アドレスレジスタ、２２・・
データ記憶場所、３２・・・・・・直列的ブロック記憶
装置（第２の記憶装置）、３６・・・・・・データ記憶
場所、５０・・・・・・中央処理装置。

Claims (1)

    【特許請求の範囲】
  1. １ インストラクション及びプッシュ動作コード又はポ
    ップ動作コードを発するプロセッサと、データを記憶す
    るための複数のデータ記憶場所を含み上記プロセッサと
    組合わされたランダム・アクセス記憶装置と、上記ラン
    ダム・アクセス記憶装置の１つの記憶場所に対して、複
    数の記憶場所がスタック構成をもつて対応づけられた直
    列的ブロック記憶装置と、上記プロセッサが発するイン
    ストラクションに応答して上記ランダム・アクセス記憶
    装置の上記複数の記憶場所のうちの少なくとも１つをア
    クセス窓としてアドレスし、且つ上記プロセッサが発す
    るプッシュ動作コード又はポップ動作コードに応答して
    上記スタック構成の直列的ブロック記憶装置の複数の記
    憶場所のうちの少くとも１つと上記アクセス窓との間で
    、プッシュ動作態様又はポップ動作態様でデータ転送を
    行なわせる制御手段と、を含むことを特徴とするデータ
    処理装置。
JP55045810A 1979-06-11 1980-04-09 デ−タ処理装置 Expired JPS6042501B2 (ja)

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Application Number Priority Date Filing Date Title
US06/047,005 US4298932A (en) 1979-06-11 1979-06-11 Serial storage subsystem for a data processor
US47005 1979-06-11

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JPS55164957A JPS55164957A (en) 1980-12-23
JPS6042501B2 true JPS6042501B2 (ja) 1985-09-24

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JP55045810A Expired JPS6042501B2 (ja) 1979-06-11 1980-04-09 デ−タ処理装置

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JP (1) JPS6042501B2 (ja)
AU (1) AU535726B2 (ja)
BR (1) BR8003595A (ja)
CA (1) CA1137645A (ja)
DE (1) DE3067517D1 (ja)
ES (1) ES8105872A1 (ja)
IT (1) IT8021908A1 (ja)

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