JPS6041871B2 - 負性抵抗半導体素子 - Google Patents
負性抵抗半導体素子Info
- Publication number
- JPS6041871B2 JPS6041871B2 JP53154799A JP15479978A JPS6041871B2 JP S6041871 B2 JPS6041871 B2 JP S6041871B2 JP 53154799 A JP53154799 A JP 53154799A JP 15479978 A JP15479978 A JP 15479978A JP S6041871 B2 JPS6041871 B2 JP S6041871B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- field effect
- type
- diode
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 21
- 239000002344 surface layer Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、電界効果トランジスタとＭＯＳダイオー
ドを組合せた新規な負性抵抗半導体素子を提供するもの
である。
ドを組合せた新規な負性抵抗半導体素子を提供するもの
である。
この発明に係る負性抵抗半導体素子は、半導体基板に
デプレション型（Ｄ型）電界効果トランジスタとエンハ
ンスメント型（Ｅ型）ＭＯＳダイオードを集積し、電界
効果トランジスタの高濃度ソースとＭＯＳダイオードの
高濃度表面層との間で。
デプレション型（Ｄ型）電界効果トランジスタとエンハ
ンスメント型（Ｅ型）ＭＯＳダイオードを集積し、電界
効果トランジスタの高濃度ソースとＭＯＳダイオードの
高濃度表面層との間で。
ｐ゛ｎ゛接合を形成して、電界効果トランジスタのドレ
インとＭＯＳダイオードのゲートを接続して 一方の端
子とし、電界効果トランジスタのゲートとＭＯＳダイオ
ードの基板層を接続して他方の端子としたことを特徴と
している。 電界効果トランジスタとしてｎチャンネル
Ｄ型ＭＯＳトランジスタを用いた場合の一実施例の模式
的構造を第１図に示す。
インとＭＯＳダイオードのゲートを接続して 一方の端
子とし、電界効果トランジスタのゲートとＭＯＳダイオ
ードの基板層を接続して他方の端子としたことを特徴と
している。 電界効果トランジスタとしてｎチャンネル
Ｄ型ＭＯＳトランジスタを用いた場合の一実施例の模式
的構造を第１図に示す。
ｐ−型Ｓｉ基板１を用い、これにｎ″′型のソース２、
ドレイン３を形成し、チャンネル領域にはｎ−型反転層
４を形成し、て、この上にゲート酸化膜５を介してゲー
ト電極Ｊ６を配設して、ｎチャンネルＤ型ＭＯＳトラン
ジスタＴｎを構成している。一方、ソース２に接して高
濃度表面層としてｐ゛型層７を設けてｐ ”ｎ”接合を
形成し、このｐ ”型層７の上にゲート酸化膜８を介し
て電極９を配設して、ｎチャンネルＥ型ＭＯＳダイオー
ドＤｎを構成している。そして、トランジスタＴｎのド
レイン３とダイオードＤｎのゲートを接続して一方の端
子１０１とし、トランジスタＴｎのゲート電極６とダイ
オードＤｎの基板層、つまりｐ−型基板１を接続して他
方の端子１０２としている。 いま、端子１００を接地
（つまり基板１を接地）して、端子１０、に正電圧を印
加したとき、電圧−電流特性は第２図のようになる。
ドレイン３を形成し、チャンネル領域にはｎ−型反転層
４を形成し、て、この上にゲート酸化膜５を介してゲー
ト電極Ｊ６を配設して、ｎチャンネルＤ型ＭＯＳトラン
ジスタＴｎを構成している。一方、ソース２に接して高
濃度表面層としてｐ゛型層７を設けてｐ ”ｎ”接合を
形成し、このｐ ”型層７の上にゲート酸化膜８を介し
て電極９を配設して、ｎチャンネルＥ型ＭＯＳダイオー
ドＤｎを構成している。そして、トランジスタＴｎのド
レイン３とダイオードＤｎのゲートを接続して一方の端
子１０１とし、トランジスタＴｎのゲート電極６とダイ
オードＤｎの基板層、つまりｐ−型基板１を接続して他
方の端子１０２としている。 いま、端子１００を接地
（つまり基板１を接地）して、端子１０、に正電圧を印
加したとき、電圧−電流特性は第２図のようになる。
端子１０１への入力電圧Ｖが低い場合、トランジスタＴ
ｎは導通状態であり、ソース２の電位はドレイン３の電
位にほぼ等しい。一方、ダイオードＤｎでは、ｐ゛型層
７およびｎ”型ソース２の不純物濃度を十分高く設定し
ておけば、ソース２の電位が零に近い小さいものであつ
てもｐ＋ｎ＋接合でツェナー破壊をおこして電流が流れ
る。従つて、入力電圧■を増していくとトランジスタＴ
ｎの三極管動作による電流が流れる。これが第２図の領
域１である。入力電圧Ｖが更に増えるとトランジスタＴ
ｎが五極管動作をする領域■に入り、電流は飽和する。
トランジスタＴｎのしきい値電圧を■ＴＤｎとすると、
Ｖ１＝１ＶＴＤｎ１である。更に入力電圧が増えると、
ダイオードＤｎのｐ＋型層７が反転してｐ＋酎接合によ
るツェナー電流がなくなる。従つて、ダイオードＤｎの
表面層抵抗が大きくなり、同時にトランジスタＴｎのソ
ース２の電位が上昇して電流は減少しはじめる。この領
域■が負性抵抗を示すことになる。ダイオードＤｎのし
きい値電圧を■ＴＥｎとすると、Ｖ２＝■Ｔ聞である。
そして、Ｖ３＝Ｖ１＋Ｖ２となるとトランジスタＴｎか
非導通状態となり、しや断電流が流れる領域■となる。
第３図はｐチャンネルＤ型ＭＯＳトランジスタを用いた
場合の実施例である。
ｎは導通状態であり、ソース２の電位はドレイン３の電
位にほぼ等しい。一方、ダイオードＤｎでは、ｐ゛型層
７およびｎ”型ソース２の不純物濃度を十分高く設定し
ておけば、ソース２の電位が零に近い小さいものであつ
てもｐ＋ｎ＋接合でツェナー破壊をおこして電流が流れ
る。従つて、入力電圧■を増していくとトランジスタＴ
ｎの三極管動作による電流が流れる。これが第２図の領
域１である。入力電圧Ｖが更に増えるとトランジスタＴ
ｎが五極管動作をする領域■に入り、電流は飽和する。
トランジスタＴｎのしきい値電圧を■ＴＤｎとすると、
Ｖ１＝１ＶＴＤｎ１である。更に入力電圧が増えると、
ダイオードＤｎのｐ＋型層７が反転してｐ＋酎接合によ
るツェナー電流がなくなる。従つて、ダイオードＤｎの
表面層抵抗が大きくなり、同時にトランジスタＴｎのソ
ース２の電位が上昇して電流は減少しはじめる。この領
域■が負性抵抗を示すことになる。ダイオードＤｎのし
きい値電圧を■ＴＥｎとすると、Ｖ２＝■Ｔ聞である。
そして、Ｖ３＝Ｖ１＋Ｖ２となるとトランジスタＴｎか
非導通状態となり、しや断電流が流れる領域■となる。
第３図はｐチャンネルＤ型ＭＯＳトランジスタを用いた
場合の実施例である。
この場合、ｎ一型Ｓｉ基板１１を用い、これにｐ＋型ソ
ース１２、ドレイン１３を形成し、チャンネル領域には
ｐ一型反転層１４を形成して、この上にゲート酸化膜１
５を介してゲート電極１６を配設して、ｐチャンネルＤ
型ＭＯＳトランジスタＴｐを構成している。また、ソー
ス１２に接してｎ＋型層１７を設け、その表面にゲート
酸化膜１８を介してゲート電極１９を配設してｐチャン
ネルＥ型ＭＯＳダイオードＤｐを構成している。トラン
ジスタＴｐのドレイン１３とダイオードＤｐのゲート電
極１９を接続して一方の端子２０１とし、トランジスタ
Ｔｐのゲート電極１６とダイオードＤｐの基板層、即ち
基板１１を接続して他方の端子２０１とすることは先の
実施例と同様である。この負性抵抗半導体素子の動作原
理は先の実施例と同様である。
ース１２、ドレイン１３を形成し、チャンネル領域には
ｐ一型反転層１４を形成して、この上にゲート酸化膜１
５を介してゲート電極１６を配設して、ｐチャンネルＤ
型ＭＯＳトランジスタＴｐを構成している。また、ソー
ス１２に接してｎ＋型層１７を設け、その表面にゲート
酸化膜１８を介してゲート電極１９を配設してｐチャン
ネルＥ型ＭＯＳダイオードＤｐを構成している。トラン
ジスタＴｐのドレイン１３とダイオードＤｐのゲート電
極１９を接続して一方の端子２０１とし、トランジスタ
Ｔｐのゲート電極１６とダイオードＤｐの基板層、即ち
基板１１を接続して他方の端子２０１とすることは先の
実施例と同様である。この負性抵抗半導体素子の動作原
理は先の実施例と同様である。
端子２０２を正電源Ｖ。Ｏに接続して端子２０１に正の
入力電圧■を入れたときの電圧一電流特性は第４図のよ
うになる。トランジスタＴｐのしきい値電圧をＶＴＯＰ
ｌダイオードＤｐのしきい値電圧を■ＴＥＰとすると、
■■：ＶＤＤ−ＶＴＤＰ ■１２：■ＤＤ−１ＶＴＩ：１１Ｐｉ Ｖｌ３：ＶＤＤ：ＶＤＥＰ−ＩＶＴＥＰｌである。
入力電圧■を入れたときの電圧一電流特性は第４図のよ
うになる。トランジスタＴｐのしきい値電圧をＶＴＯＰ
ｌダイオードＤｐのしきい値電圧を■ＴＥＰとすると、
■■：ＶＤＤ−ＶＴＤＰ ■１２：■ＤＤ−１ＶＴＩ：１１Ｐｉ Ｖｌ３：ＶＤＤ：ＶＤＥＰ−ＩＶＴＥＰｌである。
第１図と第３図の負性抵抗素子を組合せることにより、
スタティックメモリセルを構成することができる。
スタティックメモリセルを構成することができる。
その模式的構造を第５図に示す。第１図、第３図に用い
たトランジスタＴｎ，ＴｐｌダイオードＤｎ，Ｄｐの表
示を発明の詳細な説明は省略する。なお、トランジスタ
ＴｎのドレインとダイオードＤｎのゲートを接続した端
子と、トランジスタＴｐのドレインとダイオードＤｐの
ゲートを接続した端子は共通に語線ＷＬで駆動されるス
イッチングＭＯＳトランジスタを介してディジット線Ｄ
Ｌに接続し、トランジスタＴｎのゲートとダイオードＤ
ｎの基板層は接地し、トランジスタＴｐのゲートとダイ
オードＤｐの基板層は正電源Ｖ。Ｏに接続する。このよ
うに構成されたメモリセルは、第２図と第４図を重ねて
得られる第６図のような特性曲線におて２つの安定点Ａ
，Ｂを有する。
たトランジスタＴｎ，ＴｐｌダイオードＤｎ，Ｄｐの表
示を発明の詳細な説明は省略する。なお、トランジスタ
ＴｎのドレインとダイオードＤｎのゲートを接続した端
子と、トランジスタＴｐのドレインとダイオードＤｐの
ゲートを接続した端子は共通に語線ＷＬで駆動されるス
イッチングＭＯＳトランジスタを介してディジット線Ｄ
Ｌに接続し、トランジスタＴｎのゲートとダイオードＤ
ｎの基板層は接地し、トランジスタＴｐのゲートとダイ
オードＤｐの基板層は正電源Ｖ。Ｏに接続する。このよ
うに構成されたメモリセルは、第２図と第４図を重ねて
得られる第６図のような特性曲線におて２つの安定点Ａ
，Ｂを有する。
即ち、安定点Ａ，Ｂを二値情報“１−“Ｏ゛に対応させ
るこ”とで情報記憶が行われる。第７図は第１図の変形
例てあり、トランジスタＴｎのソース２を大きくとり、
この中にダイオーダＤｎの基板層となるｐ一型層１″を
設けたものである。このようにダイオードＤｎの基板層
を基板１・を分離することにより、例えば基板１に対し
て端子１０２の独立に任意のバイアス■。，を与えるこ
とができる。同様の変形は第３図のものに対しても可能
である。
るこ”とで情報記憶が行われる。第７図は第１図の変形
例てあり、トランジスタＴｎのソース２を大きくとり、
この中にダイオーダＤｎの基板層となるｐ一型層１″を
設けたものである。このようにダイオードＤｎの基板層
を基板１・を分離することにより、例えば基板１に対し
て端子１０２の独立に任意のバイアス■。，を与えるこ
とができる。同様の変形は第３図のものに対しても可能
である。
ノ 以上においては電界効果トランジスタとしてＭＯＳ
トランジスタを用いたが、接合型電界効果トランジスタ
を利用しても同様の負性抵抗素子を構成することができ
る。
トランジスタを用いたが、接合型電界効果トランジスタ
を利用しても同様の負性抵抗素子を構成することができ
る。
ｎチャンネル接合型電界効果トランジスタを用いた実施
例を第８図に示７す。２１はｐ一型Ｓｊ基板であり、こ
れにｎ一型層２２を形成し、この『型層２２の両端部に
ｎ＋型のソース２３、ドレイン２４を設け、表面部にｐ
＋型ゲート２５を設けてｎチャンネル接合型電界効果ト
ランジスタＴｎ″を構成する。
例を第８図に示７す。２１はｐ一型Ｓｊ基板であり、こ
れにｎ一型層２２を形成し、この『型層２２の両端部に
ｎ＋型のソース２３、ドレイン２４を設け、表面部にｐ
＋型ゲート２５を設けてｎチャンネル接合型電界効果ト
ランジスタＴｎ″を構成する。
そして、酎型ソフース２３とｐ＋酎接合を形成するよう
にｐ＋型層２６を設け、その表面にゲート酸化膜２７を
介してゲート電極２８を配設してｎチャンネルＥ型ＭＯ
ＳダイオードＤｎを構成する。トランジスタＴｎ″のド
レイン２４とダイオードＤｎのゲートを接続して一方の
端子２９１とし、トランジスタＴｎ″のゲート２５とダ
イオードＤｎの基板層である基板２１を接続して他方の
端子２９。とすることは先の実施例と同様である。動作
特性も第１図の場合と基本的に変らないので説明を省略
する。ｐチャンネル接合型電界効果トランジスタを用い
れは、第３図の実施例に対応する動作特性をもつ負性抵
抗素子が構成できることはいうまでもない。以上説明し
たように、この発明によれば、Ｄ型電界効果トランジス
タとＥ型ＭＯＳダイオードとを一体的に集積することに
より、スタティックメモリセルなどに適用して有用な新
規な負性抵抗半導体素子が得られる。
にｐ＋型層２６を設け、その表面にゲート酸化膜２７を
介してゲート電極２８を配設してｎチャンネルＥ型ＭＯ
ＳダイオードＤｎを構成する。トランジスタＴｎ″のド
レイン２４とダイオードＤｎのゲートを接続して一方の
端子２９１とし、トランジスタＴｎ″のゲート２５とダ
イオードＤｎの基板層である基板２１を接続して他方の
端子２９。とすることは先の実施例と同様である。動作
特性も第１図の場合と基本的に変らないので説明を省略
する。ｐチャンネル接合型電界効果トランジスタを用い
れは、第３図の実施例に対応する動作特性をもつ負性抵
抗素子が構成できることはいうまでもない。以上説明し
たように、この発明によれば、Ｄ型電界効果トランジス
タとＥ型ＭＯＳダイオードとを一体的に集積することに
より、スタティックメモリセルなどに適用して有用な新
規な負性抵抗半導体素子が得られる。
第１図はこの発明の一実施例の模式的構造を示す図、第
２図はその電圧一電流特性を示す図、第３図は別の実施
例の模式的構造を示す図、第４図はその電圧一電流特性
を示す図、第５図は第１図と第３図の負性抵抗素子を組
合せたメモリセル構成例を示す図、第６図はその特性曲
線を示す図、第７図は第１図の変形例を示す図、第８図
は接合型電界効果トランジスタを用いた実施例の模式的
構造を示す図である。 Ｔｎ・・・・ｎチャンネルＤ型ＭＯＳトランジスタ、Ｄ
ｎ・・・・・・ｎチャンネルＥ型ＭＯＳダイオード、Ｔ
ｐ・・・・・・ｐチャンネルＤ型ＭＯＳトランジスタ、
Ｄｐ・・・・ｐチャンネルＥ型ＭＯＳダイオード、１，
１１・・・・・・Ｓｉ基板、２，１２・・・・・ソース
、３，１３・・・・・・ドレイン、４，１４・・・・・
・反転層、５，１５・・・・・・ゲート酸化膜、６，１
６・・・・・・ゲート電極、７，１７・・・・高濃度表
面層、８，１８・・・・・・ゲート酸化膜、９，１９・
・・・・・ゲート電極、１０１，１０２，２０１，２０
２・・・・端子、Ｔｎ″・ ・・ｎチャンネル接合型電
界効果トランジスタ。
２図はその電圧一電流特性を示す図、第３図は別の実施
例の模式的構造を示す図、第４図はその電圧一電流特性
を示す図、第５図は第１図と第３図の負性抵抗素子を組
合せたメモリセル構成例を示す図、第６図はその特性曲
線を示す図、第７図は第１図の変形例を示す図、第８図
は接合型電界効果トランジスタを用いた実施例の模式的
構造を示す図である。 Ｔｎ・・・・ｎチャンネルＤ型ＭＯＳトランジスタ、Ｄ
ｎ・・・・・・ｎチャンネルＥ型ＭＯＳダイオード、Ｔ
ｐ・・・・・・ｐチャンネルＤ型ＭＯＳトランジスタ、
Ｄｐ・・・・ｐチャンネルＥ型ＭＯＳダイオード、１，
１１・・・・・・Ｓｉ基板、２，１２・・・・・ソース
、３，１３・・・・・・ドレイン、４，１４・・・・・
・反転層、５，１５・・・・・・ゲート酸化膜、６，１
６・・・・・・ゲート電極、７，１７・・・・高濃度表
面層、８，１８・・・・・・ゲート酸化膜、９，１９・
・・・・・ゲート電極、１０１，１０２，２０１，２０
２・・・・端子、Ｔｎ″・ ・・ｎチャンネル接合型電
界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板にデプレション型電界効果トランジスタ
とエンハンスメント型ＭＯＳダイオードを集積し、電界
効果トランジスタの高濃度ソースとＭＯＳダイオードの
高濃度表面層との間でｐ＾＋ｎ＾＋接合を形成して、電
界効果トランジスタのドレインとＭＯＳダイオードのゲ
ートを接続して一方の端子とし、電界効果トランジスタ
のゲートとＭＯＳダイオードの基板層を接続して他方の
端子としたことを特徴とする負性抵抗半導体素子。 ２ 電界効果トランジスタはＭＯＳトランジスタである
特許請求の範囲第１項記載の負性抵抗半導体素子。 ３ 電界効果トランジスタは接合型電界効果トランジス
タである特許請求の範囲第１項記載の負性抵抗半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53154799A JPS6041871B2 (ja) | 1978-12-14 | 1978-12-14 | 負性抵抗半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53154799A JPS6041871B2 (ja) | 1978-12-14 | 1978-12-14 | 負性抵抗半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582460A JPS5582460A (en) | 1980-06-21 |
| JPS6041871B2 true JPS6041871B2 (ja) | 1985-09-19 |
Family
ID=15592136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53154799A Expired JPS6041871B2 (ja) | 1978-12-14 | 1978-12-14 | 負性抵抗半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041871B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2757366B2 (ja) * | 1988-03-03 | 1998-05-25 | 日本電気株式会社 | 水中データ観測装置 |
| JP2789592B2 (ja) * | 1988-03-03 | 1998-08-20 | 日本電気株式会社 | 水中監視装置 |
-
1978
- 1978-12-14 JP JP53154799A patent/JPS6041871B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2757366B2 (ja) * | 1988-03-03 | 1998-05-25 | 日本電気株式会社 | 水中データ観測装置 |
| JP2789592B2 (ja) * | 1988-03-03 | 1998-08-20 | 日本電気株式会社 | 水中監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582460A (en) | 1980-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0139873B1 (ko) | 반도체 집적회로장치 | |
| US4816705A (en) | Bi-CMOS logic circuit | |
| JPS62272620A (ja) | 論理回路 | |
| US4066917A (en) | Circuit combining bipolar transistor and JFET's to produce a constant voltage characteristic | |
| US4453090A (en) | MOS Field-effect capacitor | |
| US6628161B2 (en) | Reference voltage circuit | |
| JPH0821680B2 (ja) | 集積回路 | |
| US4089022A (en) | Electron device | |
| JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
| JPS5493981A (en) | Semiconductor device | |
| JP2674669B2 (ja) | 半導体集積回路 | |
| US4725875A (en) | Memory cell with diodes providing radiation hardness | |
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| JP2560018B2 (ja) | Ｃｍｏｓ回路 | |
| JPS6041871B2 (ja) | 負性抵抗半導体素子 | |
| US5543649A (en) | Electrostatic discharge protection device for a semiconductor circuit | |
| JPH0794988A (ja) | Ｍｏｓ型半導体クランプ回路 | |
| JPS5937585B2 (ja) | 相補性ｍｉｓ論理回路 | |
| US3932884A (en) | MIS type integrated circuit device | |
| US5028978A (en) | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate | |
| JPH02129960A (ja) | 半導体メモリ | |
| JPH0226816B2 (ja) | ||
| JPH0219979B2 (ja) | ||
| JP2584500B2 (ja) | Ｂｉ−ｃｍｏｓ半導体装置 | |
| JPH07106581A (ja) | 半導体装置 |