JPS6041861B2 - semiconductor equipment - Google Patents

semiconductor equipment

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JPS6041861B2
JPS6041861B2 JP3979480A JP3979480A JPS6041861B2 JP S6041861 B2 JPS6041861 B2 JP S6041861B2 JP 3979480 A JP3979480 A JP 3979480A JP 3979480 A JP3979480 A JP 3979480A JP S6041861 B2 JPS6041861 B2 JP S6041861B2
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Japan
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chip
film
electrode
semiconductor
wiring
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美義 吉田
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Mitsubishi Electric Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Description

【発明の詳細な説明】 この発明は複数個の電極を有する半導体チップ(以下
「チップ」と略称する)がパッケージ構成用の絶縁基板
σパッケージ基板」と略称する)上に塔載された半導体
装置の改良に関するものである。
Detailed Description of the Invention The present invention relates to a semiconductor device in which a semiconductor chip (hereinafter abbreviated as a "chip") having a plurality of electrodes is mounted on an insulating substrate for package construction (abbreviated as a "package substrate"). This is related to the improvement of.

第1図Aは■個の突起電極を有するチップの構成の一
例を示す斜視図、第1図Bは第1図A(7)IB−IB
線での断面図である。
Fig. 1A is a perspective view showing an example of the structure of a chip having ■ protruding electrodes, Fig. 1B is Fig. 1A (7) IB-IB
FIG.

図において、1はケイ素(Si)からなり、主面部に
トランジスタなどの複数個の能動素子が形成されたチッ
プ、2は金からなり、チップ1の主面上の周縁部に設け
られたチップ1の複数個の能動素子のいずれかに接続さ
れたm個の突起電極である。
In the figure, 1 is a chip made of silicon (Si) and has a plurality of active elements such as transistors formed on its main surface, and 2 is a chip 1 made of gold and provided on the periphery of the main surface of chip 1. m protruding electrodes connected to any one of the plurality of active elements.

第2図Aはm個の突起電極を有する2個のチップがフ
ェースダウンボンディング(FaceDownBond
ing)接続されたパッケージ基板を備えた従来の半導
体装置の一例を示す平面図、第2図Bは第2図Aの■B
−■B線での断面図である。
In Figure 2A, two chips with m protruding electrodes are bonded face-down (FaceDownBond).
ing) A plan view showing an example of a conventional semiconductor device equipped with a connected package substrate, FIG. 2B is the same as ■B in FIG. 2A.
-■ It is a cross-sectional view along the B line.

図において、1aおよびlbはそれぞれ第1図に示し
たチップ1の構成と同様の構成の第1および第2のチッ
プである。なお、第1のチップ1aの■個の突起電極2
のうちの7個の突起電極2a1はそれぞれ外部リードに
接続され、これと同様に、第2のチップlb(7)■個
の突起電極2のうちの7個の突起電極2b1はそれぞれ
外部リードに接続され、第1のチップ1の■個の突起電
極2の残りの3個の突起電極2a2はそれぞれの対応す
る第2のチップlb(7)m個の突起電極2の残りの3
個の突起電極2b2に接続されるようになつている。3
はアルミナセラミックからなるパッケージ基板、4aは
金膜からなり、パッケージ基板3の表面上に設けられ、
第1のチップ1aの7個の突起電極2a1がそれぞれ一
方の端部にフェースダウンボンディング接続されるとと
もに他方の端・部がパッケージ基板3の周縁部に延びて
この端部に外部リード5aの一方の端部が接着された7
個の第1の外部リード接続膜、4bは、これと同様に、
第2のチップlbの7個の突起電極2b1がそれぞれ一
方の端部に接続され他方の端部に外部・リード5bの一
方の端部が接着された7個の第2の外部リード接続膜、
4cは金膜からなり、パッケージ基板3の表面上に設け
られ、第1のチップ 1aの3個の突起電極2a2およ
び第2のチップ1bの3個の突起電極2b2がそれぞれ
両方の端部にフェースダウンボンディング接続された3
個の電極配線膜である。
In the figure, 1a and lb are first and second chips respectively having the same configuration as the chip 1 shown in FIG. Note that the ■ number of protruding electrodes 2 on the first chip 1a
Of these, seven protruding electrodes 2a1 are each connected to an external lead, and similarly, seven protruding electrodes 2b1 of the second chip lb(7)■ protruding electrodes 2 are each connected to an external lead. The remaining three protruding electrodes 2a2 of the ■ protruding electrodes 2 of the first chip 1 are connected to the remaining three protruding electrodes 2a2 of the corresponding second chip lb(7)m protruding electrodes 2.
The protruding electrodes 2b2 are connected to each other. 3
is a package substrate made of alumina ceramic, 4a is made of a gold film, and is provided on the surface of the package substrate 3,
Seven protruding electrodes 2a1 of the first chip 1a are each connected to one end by face-down bonding, and the other end extends to the peripheral edge of the package substrate 3, and one of the external leads 5a is connected to this end. 7 with the ends glued
Similarly, the first external lead connection film 4b is
seven second external lead connection films in which the seven protruding electrodes 2b1 of the second chip lb are each connected to one end, and one end of the external lead 5b is adhered to the other end;
Reference numeral 4c is made of a gold film, and is provided on the surface of the package substrate 3, and the three protruding electrodes 2a2 of the first chip 1a and the three protruding electrodes 2b2 of the second chip 1b are provided on both ends of the face. 3 connected by down bonding
There are several electrode wiring films.

ところで、このような従来例の半導体装置には、次のよ
うな欠点があつた。
However, such conventional semiconductor devices have the following drawbacks.

すなわち、第1の欠点は、パッケージ基板3がアルミナ
粉末を焼結させたアルミナセラミックで構成されている
ので、一般に、その表面に数PWL程度の凹凸とうねり
とがあることである。
That is, the first drawback is that since the package substrate 3 is made of alumina ceramic made by sintering alumina powder, its surface generally has irregularities and undulations of several PWL.

この凹凸とうねりによつて、パッケージ基板3の表面上
に、例えば100pm程度以下の微細なパターン幅の、
第1の外部リード接続膜4a1第2の外部リード接続膜
4bおよび電極配線膜4cを形成することは容易ではな
く、その上、第1のチップ1aの突起電極2a1および
2a2の数が多くなると、これらをそれぞれ第1の外部
リード接続膜4aおよび電極配線膜4cに同時にフェー
スダウンボンディング接続することも、また、これと同
様に、第2のチップ1bの突起電極2b1および2b2
の数が多くなると、これらをそれぞれ第2の外部リード
接続膜4bおよび電極配線膜4cに同時にフェーズダウ
ンボンディング接続することも容易ではなかつた。従つ
て、第1のチップ1aの突起電極2a1および2a2並
びに第2のチップ1bの突起電極2b1および2b2の
それぞれの数力棉:1限されて、これらのチップ1aお
よび1bの高密度集積化を図ることが容易ではなかつた
。第2の欠点は、第1のチップ1aおよび第2のチップ
1bの材料とパッケージ基板3の材料とが異なることて
ある。このパッケージ基板3を構成.するアルミナセラ
ミックの熱膨張係数が第1のチップ1aおよび第2のチ
ップ1bを構成するSiの熱膨張係数の約2倍であるの
で、これらのチップ1aおよび1bが動作時に発生する
熱によつてこれらのチップ1aおよび1b並びにパッケ
ージ基.板3の温度が上昇すると、第1のチップ1aの
突起電極2a1と第1の外部リード接続膜4aとの間、
および突起電極2a2と電極配線4cとの間のそれぞれ
のボンディング接続部、並びに第2のチップ1bの突起
電極2b1と第2の外部リード接続膜2b1との間、お
よび突起電極2b2と電極配線膜4cとの間のそれぞれ
のボンディング接続部に熱歪みが生じ、この熱歪みによ
つて、これらのボンディング接続部が破壊され、第1の
チップ1aおよび第2のチップ1bが半導体素子として
機能しなくなり、信頼度が低下するおそれがあつた。第
3の欠点は、7個の第1の外部リード接続膜4a17個
の外部リード接続膜4bまたは3個の電極配線膜4cの
それぞれを交差させる必要がある場合には、これらを容
易に形成することができなかつた。
Due to these irregularities and undulations, a fine pattern width of, for example, about 100 pm or less is formed on the surface of the package substrate 3.
It is not easy to form the first external lead connection film 4a1, the second external lead connection film 4b, and the electrode wiring film 4c, and furthermore, when the number of protruding electrodes 2a1 and 2a2 of the first chip 1a increases, It is also possible to connect these to the first external lead connection film 4a and the electrode wiring film 4c at the same time by face-down bonding.
When the number of layers increases, it is not easy to simultaneously connect them to the second external lead connection film 4b and the electrode wiring film 4c by phase down bonding. Therefore, the number of protruding electrodes 2a1 and 2a2 of the first chip 1a and the protruding electrodes 2b1 and 2b2 of the second chip 1b is limited to 1, and high-density integration of these chips 1a and 1b is made possible. It was not easy to achieve this goal. A second drawback is that the materials of the first chip 1a and the second chip 1b and the material of the package substrate 3 are different. This package board 3 is configured. Since the coefficient of thermal expansion of the alumina ceramic is approximately twice that of Si constituting the first chip 1a and the second chip 1b, the heat generated during operation of these chips 1a and 1b These chips 1a and 1b and the package base. When the temperature of the plate 3 rises, between the protruding electrode 2a1 of the first chip 1a and the first external lead connection film 4a,
and the respective bonding connection parts between the protruding electrode 2a2 and the electrode wiring 4c, between the protruding electrode 2b1 of the second chip 1b and the second external lead connection film 2b1, and between the protruding electrode 2b2 and the electrode wiring film 4c. Thermal strain occurs in each bonding connection between the first chip 1a and the second chip 1b, which destroys the bonding connection and the first chip 1a and the second chip 1b no longer function as semiconductor elements. There was a risk that reliability would decline. The third drawback is that when it is necessary to cross each of the seven first external lead connection films 4a, the seven external lead connection films 4b, or the three electrode wiring films 4c, it is difficult to form them easily. I couldn't do it.

この発明は、上述の欠点に鑑みてなされたものノで、半
導体チップの材料と同一の材料からなる半導体基板とこ
の半導体基板の表面上に形成された絶縁膜とこの絶縁膜
の表面上に上記半導体チップの電極に対応して形成され
た配線膜とを有する配線基板をパッケージ基板の表面上
に固着し、上記配線膜に上記電極が直接接続されるよう
に上記半導体チップをフェースダウンボンディング接続
することによつて、パッケージ基板上に高密度集積化さ
れたチップが塔載された高信頼度の半導体装置を提供す
ることを目的とする。
The present invention has been made in view of the above-mentioned drawbacks, and includes a semiconductor substrate made of the same material as that of a semiconductor chip, an insulating film formed on the surface of this semiconductor substrate, and a A wiring board having a wiring film formed corresponding to the electrodes of the semiconductor chip is fixed on the surface of the package substrate, and the semiconductor chip is connected by face-down bonding so that the electrode is directly connected to the wiring film. In particular, it is an object of the present invention to provide a highly reliable semiconductor device in which a highly densely integrated chip is mounted on a package substrate.

第3図Aは■個の突起電極を有する2個のチップが塔載
された配線基板が表面上に固着されたパッケージ基板を
備えたこの発明の一実施例の半導体装置を示す平面図、
第3図Bは第3図Aの■B−■B線での断面図である。
FIG. 3A is a plan view showing a semiconductor device according to an embodiment of the present invention, which is equipped with a package substrate on which a wiring board on which two chips having ■ projecting electrodes are mounted;
FIG. 3B is a sectional view taken along the line ■B--■B of FIG. 3A.

図において、1aおよび1bはそれぞれ第2図に示した
第1のチップ1aおよび第2のチップ1bと同様の第1
および第2のチップである。10は第1のチップ1aお
よび第2のチップ1bと同様のS】からなるS1基板、
11は酸化ケイ素(SiO2)などからなりSi基板1
0の表面上に形成された絶縁膜、12aは金膜からなり
、絶縁膜11の表面上に設けられ、第1のチップ1aの
7個の突起電極2b1がそれぞれ一方の端部にフェース
ダウンボンディング接続されるとともに他方の端部が絶
縁膜11の周縁部に延びてこの端部にボンディングワイ
ヤが接続される7個の第1の電極取出し膜、12bは、
これと同様に、第2のチップ1bの7個の突起電極2b
1が一方の端部に接続され他方の端部にボンディングワ
イヤが接続される7個の第2の電極取出し膜、12cは
金膜からなり、絶縁膜11の表面上に設けられ、第2図
に示した電極配線膜4cと同様の働きをする3個の電極
配線膜である。
In the figure, 1a and 1b are first chips 1a and 1b similar to the first chip 1a and second chip 1b shown in FIG.
and a second chip. 10 is an S1 substrate made of S] similar to the first chip 1a and the second chip 1b;
11 is a Si substrate 1 made of silicon oxide (SiO2), etc.
The insulating film 12a formed on the surface of the first chip 12a is made of a gold film, and is provided on the surface of the insulating film 11, and each of the seven protruding electrodes 2b1 of the first chip 1a is face-down bonded to one end. The seven first electrode lead-out films 12b are connected, and the other end extends to the peripheral edge of the insulating film 11, and the bonding wire is connected to this end.
Similarly, the seven protruding electrodes 2b of the second chip 1b
1 is connected to one end and a bonding wire is connected to the other end. Seven second electrode lead-out films 12c are made of a gold film and are provided on the surface of the insulating film 11, as shown in FIG. These are three electrode wiring films that function similarly to the electrode wiring film 4c shown in FIG.

13はSi基板10、絶縁膜11、第1の電極取出し膜
12a1第2の電極取出し膜12bおよび電極配線膜1
2cからなる配線基板である。
13 is a Si substrate 10, an insulating film 11, a first electrode lead film 12a1, a second electrode lead film 12b, and an electrode wiring film 1.
This is a wiring board made of 2c.

14は配線基板13が表面上に固着されたパッケージ基
板、15aは金膜からなり、パッケージ基板14の表面
上の周縁部に、配線基板13の7個の第1の電極取出し
膜12aとそれぞれ対応するように形成された7個の第
1の外部リード接続膜、15bは、これと同様に、配線
基板13の7個の第2の電極取出し膜12bとそれぞれ
対応するように形成された7個の第2の外部リード接続
膜、16aは7個の第1の電極取出し膜12aと7個の
第1の外部リード接続膜15aの一方の端部とをそれぞ
れ接続する7個のボンディングワイヤ、16bは第2の
電極取出し膜12bと第2の外部リード接続膜15bの
一方の端部とをそれぞれ接続する7個のボンディングワ
イヤ、17aおよび17bはそれぞれ7個の第1の外部
リード接続膜15aおよび7個の第2の外部リード接続
膜15bの他方の端部にそれぞれ一方の端部が接着され
た7個の第1および第2の外部リードである。
Reference numeral 14 denotes a package substrate on which the wiring board 13 is fixed; 15a is made of a gold film; the periphery on the surface of the package substrate 14 corresponds to each of the seven first electrode lead-out films 12a of the wiring board 13; Similarly, the seven first external lead connection films 15b formed to correspond to the seven second electrode lead-out films 12b of the wiring board 13 are The second external lead connection film 16a is seven bonding wires 16b that respectively connect the seven first electrode extraction films 12a and one end of the seven first external lead connection films 15a. 17a and 17b are seven bonding wires connecting the second electrode extraction film 12b and one end of the second external lead connection film 15b, respectively, and 17a and 17b are the seven first external lead connection films 15a and 17b, respectively. There are seven first and second external leads, each of which has one end bonded to the other end of the seven second external lead connection films 15b.

このように構成されたこの実施例の半導体装置ては、配
線基板13を構成するS1基板10の表面をエッチング
、研磨などによつて極めて平坦にすることができるので
、Si基板10の表面に形成される絶縁膜11の表面も
平坦になる。
In the semiconductor device of this embodiment configured in this way, the surface of the S1 substrate 10 constituting the wiring board 13 can be made extremely flat by etching, polishing, etc. The surface of the insulating film 11 also becomes flat.

従つて、絶縁膜11の表面上に数μm程度の微細なパタ
ーン幅の、第1の電極取出し膜12a1第2の電極取出
し膜12bおよび電極配線膜12cを容易に形成するこ
とが可能になる上に、第1のチップ1aの突起電極2a
1および2a2の数が多くなつても、これらをそれぞれ
第1の電極取出し膜12aおよび電極配線膜12cに同
時にフェースダウンボンディング接続することが可能と
なり、また、これと同様に、第2のチップ1bの突起電
極2b1および2b2の数が多くなつても、これらをそ
れぞれ第2の電極取出し膜12bおよび電極配線膜12
cに同時にフェースダウンボンディング接続することが
可能になる。よつて、第2図に示した従来例のように、
第1のチップ1aの突起電極2a1および2a2並びに
第2のチップ1bの突起電極2b1および2b2のそれ
ぞれの数が制限されることがなく、これらのチップ1a
および1bの高密度集積化を図ることができる。また、
配線基板13を構成するS1基板10の材料と第1のチ
ップ1aおよび第2のチップ1bの材料とが同一である
ので、これらのチップ1aおよび1bが動作時に発生す
る熱によつてこれらのチップ1aおよび1b並びに配線
基板13の温度が上昇しても、第1のチップ1aの突起
電極2a1と第1の電極取出し膜12aとの間、および
突起電極2a2と電極配線膜12cとの間のそれぞれの
ボンディング接続部、並びに第2のチップ1bの突起電
極2b1と第2の電極取出し膜12bとの間、および突
起電極2b2と電極配線膜12cとの間のそれぞれのボ
ンディング接続部に熱歪みが生ずることがない。従つて
、第2図に示した従来例のように、この熱歪みによつて
、これらのボンディング接続部が破壊されて、第1のチ
ップ1aおよび第2のチップ1bが半導体素子として機
能しなくなることがなく、信頼度の向上を図ることがで
きる。更に、配線基板13の絶縁膜11の表面上に多層
配線膜を容易に形成することができるので、7個の第1
の電極取出し膜12a17個の電極取出し膜12bおよ
び3個の電極配線膜12cのそれぞれを交差させる必要
がある場合でも、これらを容易に形成することができる
。この実施例では、配線基板13を直接パッケージ基板
14の表面上に固着させたが、必要があれば配線基板1
3とパッケージ基板14との間に配線基板13を構成す
るS1基板10の熱膨張係数に近似した熱膨張係数を有
する例えばモリブデンなどの金属板を介在させるように
してもよい。
Therefore, it becomes possible to easily form the first electrode lead-out film 12a, the second electrode lead-out film 12b, and the electrode wiring film 12c with a fine pattern width of about several μm on the surface of the insulating film 11. , the protruding electrode 2a of the first chip 1a
Even if the number of chips 1 and 2a2 increases, it is possible to simultaneously connect them to the first electrode lead-out film 12a and the electrode wiring film 12c by face-down bonding. Even if the number of protruding electrodes 2b1 and 2b2 increases, they are connected to the second electrode lead-out film 12b and the electrode wiring film 12, respectively.
It becomes possible to simultaneously connect face-down bonding to C. Therefore, as in the conventional example shown in Fig. 2,
The number of protruding electrodes 2a1 and 2a2 of the first chip 1a and the protruding electrodes 2b1 and 2b2 of the second chip 1b is not limited, and these chips 1a
and 1b can be integrated at high density. Also,
Since the material of the S1 substrate 10 constituting the wiring board 13 and the material of the first chip 1a and the second chip 1b are the same, the heat generated during operation of these chips 1a and 1b causes these chips to be damaged. Even if the temperatures of 1a and 1b and the wiring board 13 rise, the difference between the protruding electrodes 2a1 of the first chip 1a and the first electrode lead-out film 12a, and between the protruding electrodes 2a2 and the electrode wiring film 12c, respectively. Thermal strain occurs in the bonding connections between the protruding electrodes 2b1 and the second electrode lead-out film 12b of the second chip 1b, and between the protruding electrodes 2b2 and the electrode wiring film 12c. Never. Therefore, as in the conventional example shown in FIG. 2, these bonding connections are destroyed by this thermal strain, and the first chip 1a and the second chip 1b no longer function as semiconductor elements. Therefore, reliability can be improved. Furthermore, since a multilayer wiring film can be easily formed on the surface of the insulating film 11 of the wiring board 13, the seven first
Even if it is necessary to intersect each of the seven electrode lead-out films 12a and the three electrode wiring films 12c, these can be easily formed. In this embodiment, the wiring board 13 is directly fixed on the surface of the package board 14, but if necessary, the wiring board 13
A metal plate, such as molybdenum, having a coefficient of thermal expansion close to that of the S1 substrate 10 constituting the wiring board 13 may be interposed between the S1 substrate 10 and the package substrate 14 .

この場合には、Si基板10の膨張係数とパッケージ基
・板14のそれとの差による熱歪みを上記金属板によつ
て吸収させることができる。また、この実施例では、第
1のチップ1aおよび第2のチップ1bと配線基板13
のS1基板10とがともにSiであつたが、必ずしもこ
れらはSiに限定される必要が・なく、これらはともに
例えばガリウム・ヒ素などの他の半導体材料であつても
よい。更に、この実施例では、第1のチップ1aおよび
第2のチップ1bの2個のチップが配線基板13にフェ
ースダウンボンディング接続される場合を例にとり述ベ
フたが、この発明はこれに限らず、3個以上のチップが
配線基板にフェースダウンボンディング接続されるよう
にし,てもよい。以上、説明したように、この発明の半
導体装置では、パッケージ基板の表面上に半導体チップ
の材料と同一材料からなる半導体基板を用いた配線基板
を固着し、上記半導体基板の表面上に形成された絶縁膜
上に上記半導体チップの電極に対応した配線膜を形成し
、この配線膜に上記電極が直接接続されるように上記半
導体チップをフェースダウンボンディング接続したので
、次のような効果がある。
In this case, thermal strain caused by the difference between the coefficient of expansion of the Si substrate 10 and that of the package substrate/board 14 can be absorbed by the metal plate. Further, in this embodiment, the first chip 1a, the second chip 1b and the wiring board 13
Although both of the S1 substrates 10 are made of Si, they are not necessarily limited to Si, and both may be made of other semiconductor materials such as gallium arsenide. Further, in this embodiment, the case where two chips, the first chip 1a and the second chip 1b, are connected to the wiring board 13 by face-down bonding is described as an example, but the present invention is not limited to this. , three or more chips may be connected to the wiring board by face-down bonding. As described above, in the semiconductor device of the present invention, a wiring board using a semiconductor substrate made of the same material as the semiconductor chip is fixed on the surface of the package substrate, and a wiring board formed on the surface of the semiconductor substrate is fixed. A wiring film corresponding to the electrodes of the semiconductor chip is formed on the insulating film, and the semiconductor chip is face-down bonded so that the electrodes are directly connected to the wiring film, so that the following effects can be obtained.

すなわち、上記半導体基板の表面を極めて平坦にするこ
とができるので、この半導体基板の表面に形成された上
記絶縁膜の表面も平坦になる。従つて、上記絶縁膜上に
形成される上記配線膜のパターン幅を微細化することが
可能になるとともに上記半導体チップの電極の数が多く
なつてもこれらの電極を同時に上記配線膜にフェースダ
ウンボンディング接続することが可能になつて、上記半
導体チップの高密度集積化を図ることができる。また、
上記半導体チップと上記半導体基板とが同一の半導体材
料で構成されているので、上記半導体チップの動作時に
発生する熱によつて、上記半導体チップおよび上記配線
基板の温度が上昇しても、上記半導体チップの上記電極
と上記配,線膜との接続部に熱歪みが生ずることがない
。従つて、従来例のように、この熱歪みによつて上記接
続部が破壊されて、上記チップが半導体素子として機能
しなくなることがなく、信頼度の向上を図ることができ
る。更に、上記半導体基板の上記冫絶縁膜の表面上に多
層配線膜を容易に形成することができるので、交差した
配線膜を容易に形成することができる。
That is, since the surface of the semiconductor substrate can be made extremely flat, the surface of the insulating film formed on the surface of the semiconductor substrate also becomes flat. Therefore, it is possible to miniaturize the pattern width of the wiring film formed on the insulating film, and even if the number of electrodes on the semiconductor chip increases, it is possible to simultaneously connect these electrodes face-down to the wiring film. Since bonding connection becomes possible, high-density integration of the semiconductor chips can be achieved. Also,
Since the semiconductor chip and the semiconductor substrate are made of the same semiconductor material, even if the temperature of the semiconductor chip and the wiring board rises due to heat generated during operation of the semiconductor chip, the semiconductor No thermal strain occurs at the connection portion between the electrode of the chip and the wiring or wire film. Therefore, unlike the conventional example, the connection portion is not destroyed by this thermal strain and the chip does not function as a semiconductor element, and reliability can be improved. Furthermore, since a multilayer wiring film can be easily formed on the surface of the above-mentioned insulating film of the above-mentioned semiconductor substrate, a crossing wiring film can be easily formed.

【図面の簡単な説明】[Brief explanation of drawings]

第1図Aは1柵の突起電極を有するチップの構成の一例
を示す斜視図、第1図Bは第1図A(7)1B−1B線
での断面図、第2図Aは1C@の突起電極を有する2個
のチップがフェースダウンボンディング接続されたパッ
ケージ基板を備えた従来の半導体装置の一例を示す平面
図、第2図Bは第2゛図Aの■B−■B線ての断面図、
第3図Aは■個の突起電極を有する2個のチップが搭載
された配線基板が表面上に固着されたパッケージ基板を
備えたこの発明の一実施例の半導体装置を示す平面図、
第3図Bは第3図Aの■B−■B線ての断面図である。
FIG. 1A is a perspective view showing an example of the structure of a chip having one bar of protruding electrodes, FIG. 1B is a sectional view taken along the line 1B-1B of FIG. 1A (7), and FIG. 2A is 1C@ FIG. 2B is a plan view showing an example of a conventional semiconductor device equipped with a package substrate in which two chips having protruding electrodes are connected by face-down bonding. A cross-sectional view of
FIG. 3A is a plan view showing a semiconductor device according to an embodiment of the present invention, which is equipped with a package substrate on which a wiring board on which two chips having ■ projecting electrodes are mounted;
FIG. 3B is a cross-sectional view taken along line 2B--B in FIG. 3A.

Claims (1)

【特許請求の範囲】[Claims] 1 主面部に複数個の電極を有する半導体チップ、この
半導体チップの材料と同一の材料からなる半導体基板と
この半導体基板の表面上に形成された絶縁膜とこの絶縁
膜の表面上に上記半導体チップの上記複数個の電極にそ
れぞれ対応して形成された配線膜とからなりこの配線膜
に上記電極が直接接続されるように上記半導体チップが
フェースダウンボンディング接続された配線基板、およ
びこの配線基板が表面上に固着されたパッケージ構成用
の絶縁基板を備えた半導体装置。
1. A semiconductor chip having a plurality of electrodes on its main surface, a semiconductor substrate made of the same material as this semiconductor chip, an insulating film formed on the surface of this semiconductor substrate, and the above semiconductor chip on the surface of this insulating film. and a wiring film formed corresponding to each of the plurality of electrodes, and the semiconductor chip is connected by face-down bonding so that the electrode is directly connected to the wiring film, and the wiring board is A semiconductor device having an insulating substrate for package construction fixed on its surface.
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