JPS6041150A - Storage device control system - Google Patents
Storage device control systemInfo
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- JPS6041150A JPS6041150A JP58149840A JP14984083A JPS6041150A JP S6041150 A JPS6041150 A JP S6041150A JP 58149840 A JP58149840 A JP 58149840A JP 14984083 A JP14984083 A JP 14984083A JP S6041150 A JPS6041150 A JP S6041150A
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- write
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
ａ０発明の技術分野
本発明は記憶装置におけるテスト時の制御方式％式％
ｂ、技術の背景
稼働中の計算機システムにおいては、障害を事前に検知
するという観点よりシステムの電源投入時に診断プログ
ラムを流し、システム各部のチェックを行っている。ま
たシステムの定期保守時には各種のテストプログラムに
よりチェックが行われている。記憶装置については従来
より、テストパターンを読み書きして記憶素子の不良が
検査されている。一方記憶装置の容量は年々増大してお
り、またそのテストは記憶部全領域の読み書きを必要と
することから年々テスト時間も増大しており、この傾向
は今後も続（ものである。Detailed Description of the Invention: a0 Technical Field of the Invention The present invention is a control method for testing storage devices. When the power is turned on, a diagnostic program is run to check each part of the system. Additionally, checks are performed using various test programs during regular maintenance of the system. Conventionally, memory devices have been tested for defects in memory elements by reading and writing test patterns. On the other hand, the capacity of storage devices is increasing year by year, and since testing requires reading and writing of the entire storage area, the test time is also increasing year by year, and this trend is likely to continue.
Ｃ０従来技術と問題点
アドレスによって複数ブロックに分割されている記憶装
置においては、各ブロックが制御単位となっている。C0 Prior Art and Problems In a storage device that is divided into a plurality of blocks based on addresses, each block is a control unit.
このような記憶装置において、各記憶装置が正常が否か
をテストする場合は以下の通りである。In such a storage device, the case of testing whether each storage device is normal or not is as follows.
まずブロックアドレスとブロック内アドレスとを指定し
、そのブロックアドレス、ブロック内アドレスに対応す
る記憶素子にテストデータを書き込む。そして、その記
憶素子よりテストデータを読み出し、読み出されたテス
トデータと書き込み前のテストパターンとを比較し、記
憶素子が正常であるか否かを確かめる。First, a block address and an intra-block address are specified, and test data is written into the memory element corresponding to the block address and intra-block address. Then, the test data is read from the memory element, and the read test data is compared with the test pattern before writing to confirm whether or not the memory element is normal.
ところで、このように記憶素子一つ一つを検査していれ
ば、記憶素子の増大につれ、テスト時間も多くなり不合
理である。By the way, if each memory element is tested one by one in this way, the test time increases as the number of memory elements increases, which is unreasonable.
ｄ８発明の目的
そこで本発明では、テスト時間を短縮できるような記憶
装置制御方式を提案するものである。d8 Purpose of the Invention Therefore, the present invention proposes a storage device control method that can shorten test time.
ｅ０発明の構成
そのため本発明は、記憶領域を複数の小領域に分割し、
外部装置との間でデータの書き込み、又は、読み出しを
行う場合は、前記複数の小領域のうちの一つの小領域を
選択し、データの書き込み、又は、読み出しを行う記憶
装置において、特定の指定がある場合は、前記複数の小
領域の各小領域から同時にデータの書き込みを行うか、
又は、前記複数の小領域の各小領域から同時にデータの
読み出しを行うことを特徴とする記憶装置制御方式を提
案する。e0 Configuration of the Invention Therefore, the present invention divides a storage area into a plurality of small areas,
When writing or reading data to or from an external device, select one of the plurality of small areas, and specify a specific designation in the storage device to which data is to be written or read. If there is, write data from each of the plurality of small areas simultaneously, or
Alternatively, a storage device control method is proposed, characterized in that data is simultaneously read from each of the plurality of small areas.
ｆ９発明の実施例
第１図は本発明の一実施例のブロックダイヤグラムを示
し、１は記憶領域、２は制御回路、３はＯＲ回路をそれ
ぞれ示す。又、ＷＲＩＴＥ ＤＡＴＡは書き込みデータ
ｐ、ＴＥＳＴはテストモードを示す信号、ＡＤＤＩはブ
ロック内アドレス信号、ＡＤＤＩＩはブロック選択アド
レス信号、ＴＤ、Ｓはテストデータ書き込み信号、Ｒ３
ＴＡＲＴは読み出し時起動信号、ＷＳＴＡＲＴは書き込
み時起動信号、５ＴＡＲＴＯ〜３ （ＳＴＡＲＴｎ）は
各ブロックに対する起動信号、ＲＷＯ〜３ （ＲＷ ｎ
）は書き込み読み出し選択信号、ＲＥＡＤＤＡＴＡは
読み出しデータ、ＣＨＥＣＫＯ〜３ （ＣＨＥＣＫｎ）
はエラー検出信号である。以下、第２図、第３図におい
てもこれらは同じである。f9 Embodiment of the invention FIG. 1 shows a block diagram of an embodiment of the invention, in which 1 represents a storage area, 2 represents a control circuit, and 3 represents an OR circuit. Also, WRITE DATA is write data p, TEST is a signal indicating test mode, ADDI is an intra-block address signal, ADDII is a block selection address signal, TD, S are test data write signals, R3
TART is a read start signal, WSTART is a write start signal, 5TARTO~3 (STARTn) is a start signal for each block, RWO~3 (RW n
) is the write/read selection signal, READDATA is the read data, CHECKO~3 (CHECKn)
is an error detection signal. The same applies to FIGS. 2 and 3 below.
第２図は第１図の制御回路２の構成を示し、４はデコー
ダ、５〜８．１３はＯＲゲート、９〜１２はＡＮＤゲー
トをそれぞれ示す。FIG. 2 shows the configuration of the control circuit 2 shown in FIG. 1, in which 4 is a decoder, 5 to 8.13 are OR gates, and 9 to 12 are AND gates.
第３図は第１図における記憶領域１の各ブロックの構成
を示し、１４は記憶領域、１５はテストデータレジスタ
、１６はマルチプレクサ、１７は比較回路を示す。FIG. 3 shows the configuration of each block of the storage area 1 in FIG. 1, where 14 is a storage area, 15 is a test data register, 16 is a multiplexer, and 17 is a comparison circuit.
第２図の制御回路は以下の様に動作する。The control circuit of FIG. 2 operates as follows.
書き込み起動信号（ＷＳＴＡＲＴ）は書き込み時“１”
となり、読み出し起動信号（Ｒ３ＴＡＲＴ）は読み出し
時″１”となる。テストモードを示す信号（Ｔ ＥＳ
Ｔ）は通常の書き込み、又は、読み出し時においては０
″であり、テスト時になると“１”となる。書き込み読
み出し信号ＲＷＯ〜３ （ＲＷ ｎ ）は“１″が書き
込み、θ″が読み出しを示す。The write start signal (WSTART) is “1” when writing
Therefore, the read start signal (R3TART) becomes "1" during read. Signal indicating test mode (TES
T) is 0 during normal writing or reading.
", and becomes "1" during testing. In the write/read signals RWO~3 (RW n ), "1" indicates writing, and θ" indicates reading.
通常の書き込み時、デコーダ４にプロ・ツク選択アドレ
ス（ＡＤＤＩＩ）が送られると、デコーダ４はそのアド
レスに対応した第１図記憶領域１のブロックに接続され
たＡＮＤゲート９〜１２に、ＯＲゲート５〜８を介して
１″を送る。そして、書き込み起動信号（ＷＳＴＡＲＴ
）が“１”になると、ＡＮＤゲート９〜１２で書き込み
起動信号（ＷＳＴＡＲＴ）とデコーダよりの出力の積が
取られ、ブロック選択アドレス（ＡＤＤＩＩ）に対応す
る各ブロックに対する起動信号（ＳＴＡＲＴＯ〜３のい
ずれか１つ）のみが“１”となる。又、書き込み起動信
号（ＷＳＴＡＲＴ）が１”となっているため、書き込み
読み出し選択信号ＲＷＯ〜ＲＷ３は“１”となり書き込
みを示す。During normal writing, when the program selection address (ADDII) is sent to the decoder 4, the decoder 4 sends an OR gate to the AND gates 9 to 12 connected to the block in the storage area 1 in FIG. 1″ through 5 to 8. Then, the write start signal (WSTART
) becomes "1", AND gates 9 to 12 multiply the write start signal (WSTART) and the output from the decoder, and the start signal (STARTO to 3) for each block corresponding to the block selection address (ADDII) is calculated. only one of them becomes "1". Further, since the write start signal (WSTART) is 1'', the write/read selection signals RWO to RW3 are 1, indicating writing.
通常の読み出し時、デコーダ４にブロック選択アドレス
（ＡＤＤＩＩ）が送られると、デコーダ４はそのアドレ
スに対応した第１図記憶領域１のブロックに接続された
ＡＮＤゲート９〜１２に、ＯＲゲート５〜８を介して“
１″を送る。そして、読み出し起動信号（Ｒ３ＴＡＲＴ
）が“１”になると、ＡＮＤゲート９〜１２で読み出し
起動信号（Ｒ３ＴＡＲＴ）とデコーダよりの出力の積が
取られ、ブロック選択アドレスＣＡＤＤＩＩ）に対応す
る各ブロックに対する起動信号（ＳＴＡＲＴＯ〜３のい
ずれか１つ）のみが１”となる。During normal reading, when a block selection address (ADDII) is sent to the decoder 4, the decoder 4 sends the OR gates 5 to 12 to the AND gates 9 to 12 connected to the block in the storage area 1 in FIG. Via 8“
1''.Then, the read start signal (R3TART
) becomes "1", the read start signal (R3TART) and the output from the decoder are multiplied by AND gates 9 to 12, and the start signal (STARTO to 3) for each block corresponding to the block selection address CADDII) is multiplied by the read start signal (R3TART) and the output from the decoder. or one) is 1”.
又、書き込み起動信号（ＷＳＴＡＲＴ）が“０”となっ
ているため、書き込み読み出し選択信号ＲＷＯ−ＲＷ３
は“０″となり読み出しを示す。Also, since the write start signal (WSTART) is “0”, the write/read selection signal RWO-RW3
becomes “0” indicating reading.
テスト時は、テストモードを示す信号（ＴＥＳＴ）が“
１”となるため書き込み起動信号（ＷＳＴＡＲＴ）、又
は、読み出し起動信号（Ｒ３ＴＡＲＴ）が“１”になる
と、各ブロックに対する起動信号（ＳＴＡＲＴＯ〜３）
は、全て“１”となり、第１図記憶領域１の各ブロック
（ＢＬＯＣＫＯ〜３）では同時にデータが書き込めるし
、又、同時にデータが読み出せ、同時にテストが行なえ
る。During testing, the signal indicating test mode (TEST) is “
1", so when the write start signal (WSTART) or the read start signal (R3TART) becomes "1", the start signal (STARTO~3) for each block
are all "1", and data can be simultaneously written in each block (BLOCKO to 3) of the storage area 1 in FIG. 1, data can be read simultaneously, and tests can be performed simultaneously.
第１図における記憶装置１の各ブロックは、第３図のよ
うに記憶領域１４．テストテークレジスタ１５．マルチ
プレクサ１６．比較回路１７により構成されている。第
３図のブロックは以下のように動作する。Each block of the storage device 1 in FIG. 1 has a storage area 14 . Test take register 15. Multiplexer 16. It is composed of a comparison circuit 17. The block of FIG. 3 operates as follows.
通常の書き込み時、書き込み読み出し選択信号（ＲＷｎ
）は“１”となりマルチプレクサ１６はＣＰＵ（図示せ
ず）より送られた書き込みデータを選択する。そのデー
タは各ブロックに対する起動信号（ＳＴＡＲＴｎ）が“
１″になると、記憶領域１４のＡＤＤＩに対応する記憶
素子に書き込まれる。通常の読み出し時は、書き込み読
み出し選択信号（ＲＷ ｎ ）は“０”となり、書き込
み時と同様、各ブロックに対する起動信号（ＳＴＡＲＴ
ｎ）が“１”になると記憶領域１４のブロック内アドレ
ス信号（ＡＤＤＩ）に対応する記憶素子よりデータが読
み出される。During normal writing, the write/read selection signal (RWn
) becomes "1", and the multiplexer 16 selects the write data sent from the CPU (not shown). The data is stored when the start signal (STARTn) for each block is “
1", it is written to the memory element corresponding to ADDI in the storage area 14. During normal reading, the write/read selection signal (RW n ) becomes "0", and as with writing, the start signal (RW n ) for each block is START
When n) becomes "1", data is read from the storage element corresponding to the intra-block address signal (ADDI) in the storage area 14.
マルチプレクサ６、及び、比較回路７にテストモードが
指定されると、記憶領域１３の記憶素子のテストが開始
される。テストデータがテストデータレジスタに送られ
テストデータ書き込み信号（ＴＤＳ）が“１”になると
テストデータレジスタにテストデータが書き込まれる。When the test mode is designated to the multiplexer 6 and the comparison circuit 7, testing of the storage elements in the storage area 13 is started. When the test data is sent to the test data register and the test data write signal (TDS) becomes "1", the test data is written to the test data register.
書き込み読み出し選択信号は１”となる。マルチプレク
サ１５はテストデータレジスタより送られるデータを選
択する。The write/read selection signal becomes 1''. The multiplexer 15 selects the data sent from the test data register.
そのデータは各ブロックに対する起動信号（ＳＴＡＲＴ
ｎ）が“１”になると、記憶領域１４のブロック内アド
レス信号（ＡＤＤＩ）に対応する記憶素子に書き込まれ
る。The data is a start signal (START) for each block.
When n) becomes "1", it is written into the memory element corresponding to the intra-block address signal (ADDI) in the memory area 14.
そして、書き込み読み出し選択信号が“０”となり、ア
ドレス信号（ＡＤＤＩ）、各ブロックに対する起動信号
（ＳＴＡＲＴｎ）が１″になると、先の記憶素子よりデ
ータが読み出される。Then, when the write/read selection signal becomes "0" and the address signal (ADDI) and start signal (STARTn) for each block become "1", data is read from the previous storage element.
比較回路１７では、記憶領域１４より読み出されたデー
タと、テストデータレジスタ１５にあるデータとが比較
される。二つのデータが異なっていれば、比較回路１７
はエラー信号（ＣＨＥ ＣＫｎ）を“１”とする。The comparison circuit 17 compares the data read from the storage area 14 and the data in the test data register 15. If the two data are different, the comparison circuit 17
sets the error signal (CHE CKn) to "1".
一旦テストデータレジスタにテストデータが書き込まれ
ると、ブロック内アドレス信号（ＡＤＤＩ）を順次変更
しながらテストデータの書き込み。Once the test data is written to the test data register, the test data is written while sequentially changing the intra-block address signal (ADDI).
読み出し、比較を行い、テストを行う。Read, compare, and test.
第２図、第３図の制御回路、及び、各ブロックの動作に
基すき第１図の記憶装置は以下のように動作する。The control circuit of FIGS. 2 and 3 and the storage device of FIG. 1 based on the operation of each block operate as follows.
書き込みデータ（ＷＲＩＴＥ ＤＡＴＡ）、テストモー
ドを示す信号（ＴＥＳＴ）、ブロック内アドレス信号（
ＡＤＤＩ）、テストデータ書き込み信号（ＴＤＳ）は記
憶領域の全ブロックに送られている。Write data (WRITE DATA), signal indicating test mode (TEST), block address signal (
ADDI) and a test data write signal (TDS) are sent to all blocks in the storage area.
書き込み時には、書き込み起動信号（ＷＳＴＡＲＴ）が
“１”となり、読み出し時には読み出し起動信号（Ｒ３
ＴＡＲＴ）が“１”となる。During writing, the write start signal (WSTART) becomes "1", and during read, the read start signal (R3
TART) becomes "1".
通常の書き込み、読み出し時には、ブロック起動信号（
ＳＴＡＲＴＯ〜３）のうちの１つが“１なわれる。During normal writing and reading, the block start signal (
One of STARTO~3) is set to "1".
読み出し時、選択されたＢＬＯＣＫ以外からは、“０”
が出力するようにし、ＯＲ回路３において、それらの和
を取ってもよいし、選択されたブロックからの出力のみ
を取り出すようにしてもよい。When reading, from other than the selected BLOCK, “0”
may be outputted, and the OR circuit 3 may take the sum of these, or may take out only the output from the selected block.
テスト時には、先に述べたように記憶類＠１の各ブロッ
ク（ＢＬＯＣＫＯ〜３）への制御回路２からのブロック
起動信号（ＳＴＡＲＴＯ〜３）が“０”となるため、各
ブロックが同時にテストを行なえる。During the test, as mentioned earlier, the block start signal (STARTO~3) from the control circuit 2 to each block (BLOCKO~3) of the memory @1 becomes "0", so each block is tested at the same time. I can do it.
ｇ１発明の効果
本発明によれば、複数のブロックに分割され、各ブロッ
クを制御単位とする記憶装置のテスト時間を短縮できる
。g1 Effects of the Invention According to the present invention, it is possible to shorten the test time of a storage device that is divided into a plurality of blocks and each block is a unit of control.
第１図は本発明の一実施例のブロックダイヤグラムを示
し、ｌは記憶領域、２は制御回路、３はＯＲ回路をそれ
ぞれ示す。又、ＷＲＩＴＥ ＤＡＴＡは書き込みデータ
ｎ、ＴＥＳＴはテストモードを示す信号、ＡＤＤＩはブ
ロック内アドレス信号、ＡＤＤＩＩはブロック選択アド
レス信号、ＴＤＳはテストデータ書き込み信号、Ｒ３Ｔ
ＡＲＴは読み出し時起動信号、ＷＳＴＡＲＴは書き込み
時起動信号、５ＴＡＲＴＯ〜３ （ＳＴＡＲＴｎ）は各
ブロックに対する起動信号、ＲＷＯ〜３ （ＲＷ ｎ
）は書き込み読み出し選択信号、ＲＥＡＤＤＡＴＡは読
み出しデータ、ＣＨＥＣＫＯ〜３ （ＣＨＥＣＫｎ）は
エラー検出信号である。以下、第２図、第３図において
もこれらは同じである。
第２図は第１図の制御回路２の構成を示し、４はデコー
ダ、５〜８，１３はＯＲゲート、９〜１２はＡＮＤゲー
トをそれぞれ示す。
第３図は第１図における記憶領域１の各ブロックの構成
を示し、１３は記憶領域、１４はテストデータレジスタ
、１５はマルチプレクサ、１６は比較回路を示す。FIG. 1 shows a block diagram of an embodiment of the present invention, in which l represents a storage area, 2 represents a control circuit, and 3 represents an OR circuit. Also, WRITE DATA is write data n, TEST is a signal indicating test mode, ADDI is an intra-block address signal, ADDII is a block selection address signal, TDS is a test data write signal, R3T
ART is a read start signal, WSTART is a write start signal, 5TARTO~3 (STARTn) is a start signal for each block, RWO~3 (RW n
) is a write/read selection signal, READDATA is read data, and CHECKO~3 (CHECKn) is an error detection signal. The same applies to FIGS. 2 and 3 below. FIG. 2 shows the configuration of the control circuit 2 shown in FIG. 1, in which 4 represents a decoder, 5 to 8 and 13 represent OR gates, and 9 to 12 represent AND gates. FIG. 3 shows the configuration of each block of the storage area 1 in FIG. 1, where 13 is a storage area, 14 is a test data register, 15 is a multiplexer, and 16 is a comparison circuit.
Claims (1)
ータの書き込み、又は、読み出しを行う場合は、前記複
数の小領域のうちの一つの小領域を選択し、データの書
き込み、又は、読み出しを行う記憶装置において、特定
の指定がある場合は、前記複数の小領域の各小領域へ同
時にデータの書き込みを行うか、又は、前記複数の小領
域の各小領域から同時にデータの読み出しを行うことを
特徴とする記憶装置制御方式。When dividing the storage area into multiple small areas and writing or reading data to/from an external device, select one of the multiple small areas and write or read data. , in the storage device from which data is to be read, if there is a specific designation, data may be written to each of the plurality of small areas at the same time, or data may be read from each of the plurality of small areas at the same time. A storage device control method characterized by performing the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149840A JPS6041150A (en) | 1983-08-17 | 1983-08-17 | Storage device control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149840A JPS6041150A (en) | 1983-08-17 | 1983-08-17 | Storage device control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041150A true JPS6041150A (en) | 1985-03-04 |
Family
ID=15483801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149840A Pending JPS6041150A (en) | 1983-08-17 | 1983-08-17 | Storage device control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041150A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63256432A (en) * | 1987-04-15 | 1988-10-24 | 松下電工株式会社 | Manufacture of copper-like rain gutter |
| JPS63163323U (en) * | 1987-04-15 | 1988-10-25 | ||
| JPH02201564A (en) * | 1989-01-30 | 1990-08-09 | Nec Ic Microcomput Syst Ltd | Test circuit for ram board |
| US5160381A (en) * | 1991-06-26 | 1992-11-03 | Fumigation Maritime Ltee | Method for forming artificially and rapidly patina on copper, products thereof and solutions therefor |
-
1983
- 1983-08-17 JP JP58149840A patent/JPS6041150A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63256432A (en) * | 1987-04-15 | 1988-10-24 | 松下電工株式会社 | Manufacture of copper-like rain gutter |
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