JPS6037624B2 - 高耐圧絶縁ゲ−ト型電界効果トランジスタ - Google Patents
高耐圧絶縁ゲ−ト型電界効果トランジスタInfo
- Publication number
- JPS6037624B2 JPS6037624B2 JP50006251A JP625175A JPS6037624B2 JP S6037624 B2 JPS6037624 B2 JP S6037624B2 JP 50006251 A JP50006251 A JP 50006251A JP 625175 A JP625175 A JP 625175A JP S6037624 B2 JPS6037624 B2 JP S6037624B2
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- Japan
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- impurity concentration
- region
- conductivity type
- semiconductor layer
- drain region
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Description
【発明の詳細な説明】
この発明は、高出力の絶縁ゲート型電界効果トランジス
夕（以下、ＭＯＳＦＥＴと記す）に関する。
夕（以下、ＭＯＳＦＥＴと記す）に関する。
従来、ＭＯＳＦＥＴの出力、とりわけ、電流を増加させ
るために、第１図の構造のものが提案されている。
るために、第１図の構造のものが提案されている。
図において、１はドレーン基板、２はチャネル基板、３
はドレーン領域、４はソース領域、５はゲート電極、６
はゲート絶縁膜、７，８，９は取り出し電極、１０‘ま
保護絶縁膜である。この構造のＭＯＳＦＥＴの特徴は、
ドレーン領域３の電極取り出しが、ドレーン基板１を介
して裏面の電極８により行なわれていることであり、電
流が表面から裏面へと面で流せることである。
はドレーン領域、４はソース領域、５はゲート電極、６
はゲート絶縁膜、７，８，９は取り出し電極、１０‘ま
保護絶縁膜である。この構造のＭＯＳＦＥＴの特徴は、
ドレーン領域３の電極取り出しが、ドレーン基板１を介
して裏面の電極８により行なわれていることであり、電
流が表面から裏面へと面で流せることである。
その結果、同一表面上に、ソース、ドレーン電極が配置
されている通常のＭＯＳＦＥＴに比べて、電流の取り出
しが容易で、同一のチップサイズにおいては、有効なチ
ャネル面積（幅）が大きくなり、大軍流の素子として適
している。しかし、上記構造のＭＯＳＦＥＴでは、ソー
ス領域４とドレーン基板１とのパンチスルー耐圧が低い
という欠点を有していた。たとえば、チャネル基板２の
不純物濃度は高々２×１ぴ５ｃの‐鴇蔓度であるので、
ソース領域４とドレーン基板１との間のチャネル基板２
の領域の厚さｘｎが４仏のの場合でも、パンチスルー耐
圧は、約２５Ｖであった。そこで、このパンチスルー耐
圧を向上させるためには、上記×ｎを大きくしなければ
ならず、そのためには、上記ドレーン基板１とドレーン
領域３とを接続する必要から、ドレーン領域３を深く形
成しなければならなかった。ドレーン領域３を深くする
こと、すなわち、大きくすることは、単位面積当りの有
効なチャネル面積を減ずることになる。以上説明したよ
うに、第１図に示した構造のＭＯＳＦＥＴでは、大電流
、高耐圧という点で、なお、満足すべきものではなかっ
た。
されている通常のＭＯＳＦＥＴに比べて、電流の取り出
しが容易で、同一のチップサイズにおいては、有効なチ
ャネル面積（幅）が大きくなり、大軍流の素子として適
している。しかし、上記構造のＭＯＳＦＥＴでは、ソー
ス領域４とドレーン基板１とのパンチスルー耐圧が低い
という欠点を有していた。たとえば、チャネル基板２の
不純物濃度は高々２×１ぴ５ｃの‐鴇蔓度であるので、
ソース領域４とドレーン基板１との間のチャネル基板２
の領域の厚さｘｎが４仏のの場合でも、パンチスルー耐
圧は、約２５Ｖであった。そこで、このパンチスルー耐
圧を向上させるためには、上記×ｎを大きくしなければ
ならず、そのためには、上記ドレーン基板１とドレーン
領域３とを接続する必要から、ドレーン領域３を深く形
成しなければならなかった。ドレーン領域３を深くする
こと、すなわち、大きくすることは、単位面積当りの有
効なチャネル面積を減ずることになる。以上説明したよ
うに、第１図に示した構造のＭＯＳＦＥＴでは、大電流
、高耐圧という点で、なお、満足すべきものではなかっ
た。
この発明の目的は、上記従来技術の欠点を除去するため
になされたもので、大電流で、かつ耐圧の高いＭＯＳＦ
ＥＴを提供することである。
になされたもので、大電流で、かつ耐圧の高いＭＯＳＦ
ＥＴを提供することである。
上記目的を達成するために、第２図に示すように、第１
図に示すＭＯＳＦＥＴにおいて、第２導電型の領域（チ
ャネル基板）２と第１導電型の領域（ドレーン基板）１
との間に、第１導電型の低不純物濃度領域１１を設けた
ものである。たとえば、Ｐチャネルの場合、チャネル基
板２とドレ−ン基板１との間にＰ‐層１１（厚さｘｐ＝
１０仏の）を設けた本発明の場合と、Ｐ‐層を設けない
第１図の場合とにおける基板Ｎ層２（ドナー不純物濃度
Ｎｏ＝２×１び５弧‐３）の厚さｘｎとパンチスルー耐
圧Ｖｐとの関係は第３図に示す通りである。同図から明
らかなように、同一の基板Ｎ層の厚さｘｎに対して、Ｐ
‐層を設けると、パンチスルー耐圧Ｖｐは２〜３倍増加
する。また、Ｖｐを一定にした場合には、ｘｎの値を小
さく選ぶことができるので、第２図のドレーン領域３の
厚さを小さくすることができ、これに伴なつて横方向の
広がりも小さくなる。すなわち、同領域の面積が小さく
てすみ、単位面積当りの有効なチャネル面積が大幅に増
大することになる。その結果、大電流で、かつ、耐圧の
高いＭＯＳＦＥＴを提供することが可能となる。以下、
この発明を実施例を用いて詳細に説明する。
図に示すＭＯＳＦＥＴにおいて、第２導電型の領域（チ
ャネル基板）２と第１導電型の領域（ドレーン基板）１
との間に、第１導電型の低不純物濃度領域１１を設けた
ものである。たとえば、Ｐチャネルの場合、チャネル基
板２とドレ−ン基板１との間にＰ‐層１１（厚さｘｐ＝
１０仏の）を設けた本発明の場合と、Ｐ‐層を設けない
第１図の場合とにおける基板Ｎ層２（ドナー不純物濃度
Ｎｏ＝２×１び５弧‐３）の厚さｘｎとパンチスルー耐
圧Ｖｐとの関係は第３図に示す通りである。同図から明
らかなように、同一の基板Ｎ層の厚さｘｎに対して、Ｐ
‐層を設けると、パンチスルー耐圧Ｖｐは２〜３倍増加
する。また、Ｖｐを一定にした場合には、ｘｎの値を小
さく選ぶことができるので、第２図のドレーン領域３の
厚さを小さくすることができ、これに伴なつて横方向の
広がりも小さくなる。すなわち、同領域の面積が小さく
てすみ、単位面積当りの有効なチャネル面積が大幅に増
大することになる。その結果、大電流で、かつ、耐圧の
高いＭＯＳＦＥＴを提供することが可能となる。以下、
この発明を実施例を用いて詳細に説明する。
第２図は、この発明によるＭＯＳＦＥＴの断面図であり
、同図を用いて具体的に説明する。
、同図を用いて具体的に説明する。
ドレーン基板１は、たとえば、Ｐ型で、アクセプタ不純
物濃度ＮＡが５×１び８肌‐３であり、チャネル基板２
は、Ｎ型で、ドナー不純物濃度Ｎｏが２×１び５肌‐３
、その厚さｘｎが５ムのであり、これら１と２との領域
の間に介在する低不純物濃度領域１１は、Ｐ型で、不純
物濃度Ｎ＾が７×１び４伽‐３、その厚さｘｐが１４ム
のである。
物濃度ＮＡが５×１び８肌‐３であり、チャネル基板２
は、Ｎ型で、ドナー不純物濃度Ｎｏが２×１び５肌‐３
、その厚さｘｎが５ムのであり、これら１と２との領域
の間に介在する低不純物濃度領域１１は、Ｐ型で、不純
物濃度Ｎ＾が７×１び４伽‐３、その厚さｘｐが１４ム
のである。
ドレーン領域３は厚さ約８山肌で、不純物濃度Ｎ＾は表
面で５×１び７〜５×１び８肌‐３、端部で約２×１び
５肌‐３であり、低不純物濃度領域１１を介してドレー
ン基板１に接続され、裏面電極８から取り出されている
。ソース領域４は深さ約１．５〆ｍで、不純物濃度Ｎ＾
は表面で約１び９肌‐３、底部で約２×１び５伽‐３で
あり、表面ソース電極７から取り出されている。また、
ゲート５は多結晶シリコンで、表面上の一部に存在する
ゲート電極９に接続されている。このような構造のＭＯ
ＳＦＥＴは、従来の半導体製造技術によって製造するこ
とができる。この結果得られたパワー用ＰチャネルＭＯ
ＳＦＥＴは、チップサイズが５伽□の場合、ゲート電圧
Ｖｃが−１０Ｖで、出力電流２０Ａ、耐圧５０Ｖであっ
た。さらに、このパワー用ＭＯＳＦＥＴのドレーン領域
３の近傍の構造を改善し、第４図ｂの挿入図に示すよう
に、オフセットゲート構造にして、ドレ−ン領域３の近
傍にイオン打込みをすることにより、耐圧が１５０Ｖま
で向上した。この場合にも出力電流としては２０Ａが得
られた。以上述べた本発明の構造において、低不純物濃
度領域は、ェピタキシァル成長により形成されているの
で、その不純物濃度の深さ方向の分布は一様であるが、
分布が一様である必要性はなく、深さ方向に分布があっ
ても、一様分布の場合と同様な効果が得られる。
面で５×１び７〜５×１び８肌‐３、端部で約２×１び
５肌‐３であり、低不純物濃度領域１１を介してドレー
ン基板１に接続され、裏面電極８から取り出されている
。ソース領域４は深さ約１．５〆ｍで、不純物濃度Ｎ＾
は表面で約１び９肌‐３、底部で約２×１び５伽‐３で
あり、表面ソース電極７から取り出されている。また、
ゲート５は多結晶シリコンで、表面上の一部に存在する
ゲート電極９に接続されている。このような構造のＭＯ
ＳＦＥＴは、従来の半導体製造技術によって製造するこ
とができる。この結果得られたパワー用ＰチャネルＭＯ
ＳＦＥＴは、チップサイズが５伽□の場合、ゲート電圧
Ｖｃが−１０Ｖで、出力電流２０Ａ、耐圧５０Ｖであっ
た。さらに、このパワー用ＭＯＳＦＥＴのドレーン領域
３の近傍の構造を改善し、第４図ｂの挿入図に示すよう
に、オフセットゲート構造にして、ドレ−ン領域３の近
傍にイオン打込みをすることにより、耐圧が１５０Ｖま
で向上した。この場合にも出力電流としては２０Ａが得
られた。以上述べた本発明の構造において、低不純物濃
度領域は、ェピタキシァル成長により形成されているの
で、その不純物濃度の深さ方向の分布は一様であるが、
分布が一様である必要性はなく、深さ方向に分布があっ
ても、一様分布の場合と同様な効果が得られる。
低不純物濃度領域１１の形成方法に関して、１の高不純
物濃度基板から拡散する方法や、ェピタキシャル成長後
、イオン打込みする方法などが適用できる。すでに述べ
たように、第３図は、第１図および第２図に示したＭＯ
ＳＦＥＴの基板ｎ層の厚さｘｎとパンチスルー耐圧Ｖｐ
との関係を示し、上記実施例で示したｘｎ＝５ぶれにつ
いて、ｘｐ＝１４ぶれとした場合とＰ−層がない場合と
を比較のために○印で示した。
物濃度基板から拡散する方法や、ェピタキシャル成長後
、イオン打込みする方法などが適用できる。すでに述べ
たように、第３図は、第１図および第２図に示したＭＯ
ＳＦＥＴの基板ｎ層の厚さｘｎとパンチスルー耐圧Ｖｐ
との関係を示し、上記実施例で示したｘｎ＝５ぶれにつ
いて、ｘｐ＝１４ぶれとした場合とＰ−層がない場合と
を比較のために○印で示した。
Ｐ−層が入ったことにより、Ｖｐは約４倍向上している
。Ｎ層２とＰ‐層１１のそれぞれの厚さと不純物濃度と
の関係は、厚さ方向の不純物の分布が均一な場合、ｘｎ
・Ｎ。
。Ｎ層２とＰ‐層１１のそれぞれの厚さと不純物濃度と
の関係は、厚さ方向の不純物の分布が均一な場合、ｘｎ
・Ｎ。
＝ｘｐ・ＮＡ ‘１｝となるのが望ま
しい。その理由は、パンチスルー耐圧を決定する空乏層
の伸びが、上記関係になるからであり、ｘｎ、ｘｐは、
小さい程望ましいからである。ここで、Ｎｏの値は、チ
ャネル基板の不純物濃度であるので、通常、５×１び４
〜５×１び５程度が選ばれ、ｘｎも、集積度との関係で
、１０山肌程度以下となることから、ｘｐ、ＮＡの値は
、ほぼ限定されてくるが、同一のｘｎにおいてパンチス
ルー耐圧Ｖｐを上げるためには、Ｐ‐層が少しでもあれ
ば効果がある。第４図に、Ｖｐ＝１５０Ｖを得るのに必
要なｘｎ、ｘｐ、Ｎｏ（同図ａ）、Ｎ＾（同図ｂ）に関
する設計チャートを示す。
しい。その理由は、パンチスルー耐圧を決定する空乏層
の伸びが、上記関係になるからであり、ｘｎ、ｘｐは、
小さい程望ましいからである。ここで、Ｎｏの値は、チ
ャネル基板の不純物濃度であるので、通常、５×１び４
〜５×１び５程度が選ばれ、ｘｎも、集積度との関係で
、１０山肌程度以下となることから、ｘｐ、ＮＡの値は
、ほぼ限定されてくるが、同一のｘｎにおいてパンチス
ルー耐圧Ｖｐを上げるためには、Ｐ‐層が少しでもあれ
ば効果がある。第４図に、Ｖｐ＝１５０Ｖを得るのに必
要なｘｎ、ｘｐ、Ｎｏ（同図ａ）、Ｎ＾（同図ｂ）に関
する設計チャートを示す。
たとえば、ｘｎ＝５〃肌の場合、Ｎｏを３×１び５肌‐
３とすれば、ｘｐ＝８仏の、Ｎ＾＝１８×１ぴ５狐‐３
となる。本発明の構造の特徴をより生かすためには、Ｎ
＾をＮＤよりも小さくすることが望ましい。
３とすれば、ｘｐ＝８仏の、Ｎ＾＝１８×１ぴ５狐‐３
となる。本発明の構造の特徴をより生かすためには、Ｎ
＾をＮＤよりも小さくすることが望ましい。
それは、ｘｎを小さく、かつ、Ｖｐの値を大きくとれる
理由による。たとえば、ｘｎ＝２山肌、Ｎｏ＝３×１び
５肌‐３の場合でも、ｘｐ＝３０仏肌、Ｎ＾＝２×１び
４伽‐３とすれば、Ｖｐ＝１５０Ｖとすることができる
。さらに、この発明は、上述の実施例のみに限定されず
、本発明の技術的思想から逸脱しない範囲において、種
々変更可能であることはもちろんである。
理由による。たとえば、ｘｎ＝２山肌、Ｎｏ＝３×１び
５肌‐３の場合でも、ｘｐ＝３０仏肌、Ｎ＾＝２×１び
４伽‐３とすれば、Ｖｐ＝１５０Ｖとすることができる
。さらに、この発明は、上述の実施例のみに限定されず
、本発明の技術的思想から逸脱しない範囲において、種
々変更可能であることはもちろんである。
たとえば、ここでは、Ｐチャネル型のＭＯＳＦＥＴのみ
についてふれたが、Ｎチャネル型についても同様に適用
できる。以上説明したように、この発明によれば、大電
流で、かつ、耐圧の高いＭＯＳＦＥＴが製作でき実用上
の効果大である。
についてふれたが、Ｎチャネル型についても同様に適用
できる。以上説明したように、この発明によれば、大電
流で、かつ、耐圧の高いＭＯＳＦＥＴが製作でき実用上
の効果大である。
第１図は、従来のＭＯＳＦＥＴの断面図、第２図は、こ
の発明のＭＯＳＦＥＴの断面図、第３図は、この発明の
効果を説明するための曲線図、第４図ａおよびｂは、こ
の発明によるＭＯＳＦＥＴの設計チャートを示す図であ
る。 １：ドレーン基板、２：チャネル基板、３：ドレーン領
域、４：ソース領域、５：ゲート電極、６：ゲート絶縁
膜、７，８，９：取り出し電極、１０：保護絶縁膜、１
１：低不純物濃度領域。 第１図第２図 第３図 第４図
の発明のＭＯＳＦＥＴの断面図、第３図は、この発明の
効果を説明するための曲線図、第４図ａおよびｂは、こ
の発明によるＭＯＳＦＥＴの設計チャートを示す図であ
る。 １：ドレーン基板、２：チャネル基板、３：ドレーン領
域、４：ソース領域、５：ゲート電極、６：ゲート絶縁
膜、７，８，９：取り出し電極、１０：保護絶縁膜、１
１：低不純物濃度領域。 第１図第２図 第３図 第４図
Claims (1)
- １ 第１導電型の半導体基板の表面に形成された第２導
電型の半導体層内に設けられたソース領域（またはドレ
ーン領域）と該領域から離れて上記半導体層内に形成さ
れたドレーン領域（またはソース領域）と上記ソース領
域とドレーン領域との間の上記半導体層上に絶縁膜介し
て設けられたゲート電極とを有し、かつ、上記ソース領
域の取り出し電極は上記半導体層の表面（または上記半
導体基板の裏面）から、上記ドレーン領域の取り出し電
極は上記半導体基板の裏面（または上記半導体層の表面
）から取り出される構造を有し、上記第１導電型の半導
体基板と上記第２導電型の半導体層との間に第１導電型
の低不純物濃度層を介在させ、しかも、上記ドレーン領
域（またはソース領域）が上記低不純物濃度層と電気的
に接続されるように形成されており、さらに、上記低不
純物濃度層の不純物濃度が上記第２導電型の半導体層の
不純物濃度よりも低いことを特徴とし、上記第１導電型
の低不純物濃度層の不純物濃度をＮ＿１、上記第２当導
電型の半導体層の不純物濃度をＮ＿２、上記低不純物濃
度層の厚さをＸ＿１、上記低不純物濃度層と上記半導体
層表面から上記取り出し電極が取り出されている上記第
１導電型の領域とに挾まれている上記半導体層の厚さを
Ｘ＿２とし、かつ、上記低不純物濃度層の厚さ方向にお
ける不純物濃度を一様であるとし、Ｘ＿１Ｎ＿１＝Ｘ＿
２Ｎ＿２なる関係を満足するように、上記Ｘ＿１、Ｘ＿
２、Ｎ＿１、Ｎ＿２の値を選ぶことを特徴とし、上記ゲ
ート電極と上記ドレーン領域（またはソース領域）とを
離れたものとし、該ゲート電極と該ドレーン領域（また
はソース領域）とに挾まれた上記半導体層表面部に、該
ドレーン領域（またはソース領域）から延びる第１導電
型の低不純物濃度領域を設けたことを特徴とする絶縁ゲ
ート型電界効果トランジスタにおいて、上記ソース領域
の取り出し電極（又は上記ドレーン電極の取り出し電極
）は少なくとも上記ゲート電極及びソース領域（又はド
レーン領域）を覆うことを特徴とする高耐圧絶縁ゲート
型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50006251A JPS6037624B2 (ja) | 1975-01-16 | 1975-01-16 | 高耐圧絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50006251A JPS6037624B2 (ja) | 1975-01-16 | 1975-01-16 | 高耐圧絶縁ゲ−ト型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5181577A JPS5181577A (ja) | 1976-07-16 |
| JPS6037624B2 true JPS6037624B2 (ja) | 1985-08-27 |
Family
ID=11633257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50006251A Expired JPS6037624B2 (ja) | 1975-01-16 | 1975-01-16 | 高耐圧絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037624B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62215120A (ja) * | 1985-12-04 | 1987-09-21 | ポ−ル エイドリアン サウソン ジヤクソン | ボ−ル摺動装置 |
| JPS6391720U (ja) * | 1986-12-05 | 1988-06-14 | ||
| JPS6330820Y2 (ja) * | 1985-08-23 | 1988-08-17 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840814A (ja) * | 1971-09-25 | 1973-06-15 | ||
| JPS4855673A (ja) * | 1971-11-12 | 1973-08-04 |
-
1975
- 1975-01-16 JP JP50006251A patent/JPS6037624B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840814A (ja) * | 1971-09-25 | 1973-06-15 | ||
| JPS4855673A (ja) * | 1971-11-12 | 1973-08-04 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330820Y2 (ja) * | 1985-08-23 | 1988-08-17 | ||
| JPS62215120A (ja) * | 1985-12-04 | 1987-09-21 | ポ−ル エイドリアン サウソン ジヤクソン | ボ−ル摺動装置 |
| JPS6391720U (ja) * | 1986-12-05 | 1988-06-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5181577A (ja) | 1976-07-16 |
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