JPS6035833B2 - サイリスタ - Google Patents
サイリスタInfo
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- JPS6035833B2 JPS6035833B2 JP2394280A JP2394280A JPS6035833B2 JP S6035833 B2 JPS6035833 B2 JP S6035833B2 JP 2394280 A JP2394280 A JP 2394280A JP 2394280 A JP2394280 A JP 2394280A JP S6035833 B2 JPS6035833 B2 JP S6035833B2
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- JP
- Japan
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- auxiliary
- thyristor
- emitter
- main
- emitters
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Links
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- 101100012902 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FIG2 gene Proteins 0.000 description 1
- 101100233916 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KAR5 gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は主サィリスタに属する主ェミッタおよびゲート
電極を有する半導体素体と、その半導体素体中に集積さ
れた前記のゲート電極と主ェミッタとの間に配置された
第一の補助サィリスタと、第二の補助サィリスタとを備
えたサィリスタに関する。
電極を有する半導体素体と、その半導体素体中に集積さ
れた前記のゲート電極と主ェミッタとの間に配置された
第一の補助サィリスタと、第二の補助サィリスタとを備
えたサィリスタに関する。
そのようなサィリスタは既に記述されている。
補助サィリス外まゲート電極を経て供給されるゲート電
流を増幅する目的を持つ。一，三の応用例に対しては唯
一の補助サィリスタで十分であるが、他の場合には、こ
れに反して２つの補助サィリスタが必要である。補助サ
ィリス外まこの場合カスケード（ｃａｓｃａｄｅ）接続
（第一の補助サィリスタの出力が第二の補助サィリスタ
の制御部の入力となるように接続する方式。）される。
周知のように、サィリスタは、ゲート電流によってのみ
点弧するのではなくて、主電極部に印加された過電圧ま
たは急峻な電圧上昇（ｄｖ／ｄｔ点弧）によっても点弧
する。
流を増幅する目的を持つ。一，三の応用例に対しては唯
一の補助サィリスタで十分であるが、他の場合には、こ
れに反して２つの補助サィリスタが必要である。補助サ
ィリス外まこの場合カスケード（ｃａｓｃａｄｅ）接続
（第一の補助サィリスタの出力が第二の補助サィリスタ
の制御部の入力となるように接続する方式。）される。
周知のように、サィリスタは、ゲート電流によってのみ
点弧するのではなくて、主電極部に印加された過電圧ま
たは急峻な電圧上昇（ｄｖ／ｄｔ点弧）によっても点弧
する。
ｄｖ／ｄｔ変位電流による点弧の場合に、さらにサィリ
ス夕のスナバ回路に含まれるコンデンサの放電電流が、
点狐領域の十分な広がりの起こる前にサィリスタが局部
的に過熱されるほど急速に上昇して急速なｄｉ／ｄｔ電
流が加わるならば、サィリスタは破壊に至ることがある
。このようなｄｖ／ｄｔ点弧時にサイリスタを高負荷か
ら守るため、主サィリスタに対して有なｄｖ／ｄｔ負荷
が加わったとき先ず補助サィリスタを点弧し、その主電
流で次に主サィリスタを点弧するように補助サィリスタ
を設計することはすでに提案されている。この場合には
、主サイリスタに大きなゲート電流が流入するから、主
サィリスタの点弧は初めから大きな面積で起こり、小さ
い面積での高い特別のサィリスタの破壊は避けられる。
しかし、このような従来のｄｖ／ｄｔ負荷にして感度の
高い補助サイリスタもつそのようなサイリスタは、例え
ばｄｖ／ｄｔ負荷の際に点狐用パルストランスを介して
ノイズがゲートリード線に供給されるならば、ｄｖ／ｄ
ｔ電流のゲート電流が加わるのでサィリスタの最大許容
ｄｖ／ｄｔ値よりはるかに下にあるｄｖ／ｄｔ値で既に
点弧されてしまう問題点もある。
ス夕のスナバ回路に含まれるコンデンサの放電電流が、
点狐領域の十分な広がりの起こる前にサィリスタが局部
的に過熱されるほど急速に上昇して急速なｄｉ／ｄｔ電
流が加わるならば、サィリスタは破壊に至ることがある
。このようなｄｖ／ｄｔ点弧時にサイリスタを高負荷か
ら守るため、主サィリスタに対して有なｄｖ／ｄｔ負荷
が加わったとき先ず補助サィリスタを点弧し、その主電
流で次に主サィリスタを点弧するように補助サィリスタ
を設計することはすでに提案されている。この場合には
、主サイリスタに大きなゲート電流が流入するから、主
サィリスタの点弧は初めから大きな面積で起こり、小さ
い面積での高い特別のサィリスタの破壊は避けられる。
しかし、このような従来のｄｖ／ｄｔ負荷にして感度の
高い補助サイリスタもつそのようなサイリスタは、例え
ばｄｖ／ｄｔ負荷の際に点狐用パルストランスを介して
ノイズがゲートリード線に供給されるならば、ｄｖ／ｄ
ｔ電流のゲート電流が加わるのでサィリスタの最大許容
ｄｖ／ｄｔ値よりはるかに下にあるｄｖ／ｄｔ値で既に
点弧されてしまう問題点もある。
本発明は、最初に述べた種類のサィリスタを改良し、サ
ィリスタが一方では高いターンオン負荷に対して確実に
保護されるが、しかし許容限度より下にあるｄｖ／ｄｔ
負荷においてゲートリードーこノイズの入った際にも点
弧されることのないようにすることを目的とする。
ィリスタが一方では高いターンオン負荷に対して確実に
保護されるが、しかし許容限度より下にあるｄｖ／ｄｔ
負荷においてゲートリードーこノイズの入った際にも点
弧されることのないようにすることを目的とする。
この目的は、主サィリスタと第一と第二の各補助サイリ
ス夕がそれぞれのサィリス外こ属するェミッタを別々に
して共通基板に集積され、主サィリス外こ属する主ヱミ
ッ外ま両補助サィリス夕にそれぞれ属する第一と第二の
補助ェミツタを取り囲み、さりこ第一の補助ェミッ夕は
主サィリスタのゲート電極の円形外縁に沿った円形内縁
を有して取り囲み、第二の補助ェミッタは第一の補助ェ
ミッタと主ェミッタの間において円形状を有して並設さ
れ、両補助サィリス夕は共通の補助ェミッタ電極で覆わ
れることにより、互に並列接続にされると共に、この共
通の補助ェミッタ電極は第二の補助ェミッタを完全に被
覆し、さらにまた第二の補助サィリスタが第一の補助サ
ィリスタと主サィリス夕より低い臨界オフ電圧上昇率（
ｄｖ／ｄｔ）負荷により点弧するような形状とすること
により達成される。
ス夕がそれぞれのサィリス外こ属するェミッタを別々に
して共通基板に集積され、主サィリス外こ属する主ヱミ
ッ外ま両補助サィリス夕にそれぞれ属する第一と第二の
補助ェミツタを取り囲み、さりこ第一の補助ェミッ夕は
主サィリスタのゲート電極の円形外縁に沿った円形内縁
を有して取り囲み、第二の補助ェミッタは第一の補助ェ
ミッタと主ェミッタの間において円形状を有して並設さ
れ、両補助サィリス夕は共通の補助ェミッタ電極で覆わ
れることにより、互に並列接続にされると共に、この共
通の補助ェミッタ電極は第二の補助ェミッタを完全に被
覆し、さらにまた第二の補助サィリスタが第一の補助サ
ィリスタと主サィリス夕より低い臨界オフ電圧上昇率（
ｄｖ／ｄｔ）負荷により点弧するような形状とすること
により達成される。
本発明の主旨は、それ故、サィリスタがゲート点弧電流
を増幅してｄｉ／ｄｔ破壊を防ぐためとｄｖ／ｄｔ負荷
に対する保護のために２つの目的の異なる補助サィリス
タを備え、これらの補助サィリスタは互に並列接続され
、かつ主サイリスタに対してはそれぞれカスケード接続
されることにある。
を増幅してｄｉ／ｄｔ破壊を防ぐためとｄｖ／ｄｔ負荷
に対する保護のために２つの目的の異なる補助サィリス
タを備え、これらの補助サィリスタは互に並列接続され
、かつ主サイリスタに対してはそれぞれカスケード接続
されることにある。
本発明を、第１図ないし第６図に関し、３つの実施例を
引用して詳細に説明する第１図および第２図は第一の実
施例の断面と平面図、第３図および第４図は第二の実施
例の断面および平面図、第５図および第６図は第三の実
施例の断面および平面図である。
引用して詳細に説明する第１図および第２図は第一の実
施例の断面と平面図、第３図および第４図は第二の実施
例の断面および平面図、第５図および第６図は第三の実
施例の断面および平面図である。
第１図および第２図は、サィＩＪスタの半導体素体の細
部を示す。
部を示す。
第２図の実線は第１図に斜線を付した電極領域を示し、
第２図の点線は第１図の各ヱミッタにそれぞれ対応する
ように描かれている。半導体素体は基板１を有する。基
板１は主ェミッタ２を有し、それを主ェミツタ電極３が
覆っている。基板１の上には、ゲート電極７が設けられ
ている。ゲート電極７と主ェミツタ２との間には第一の
補助ェミッタ４がゲート電極７を取り囲むように位置し
、それは補助ェミツタ電極６と接触している。第一の補
助ェミッタ４は第一の補助サィリスタに属し、一方主ェ
ミッタ２は主サィリスタに属する。第一の補助ェミッタ
の側部に第二の補助サィリスタに属する第二の補助ェミ
ッタ５が並設されている。第二の補助ェミッタ５は、補
助ェミッタ電極６によって完全に覆われている。補助ェ
ミツタ４および５は、共に主ェミツタ２によって囲まれ
ている。補助ェミッタ４および５は、そこで、第二の補
助ェミッタ５を有する第二の補助サィリスタが、第一の
補助ェミッタ４を有する第一の補助サィリスタよりｄｖ
／ｄｔ負荷に対し高い感度を有するように設計されてい
る。
第２図の点線は第１図の各ヱミッタにそれぞれ対応する
ように描かれている。半導体素体は基板１を有する。基
板１は主ェミッタ２を有し、それを主ェミツタ電極３が
覆っている。基板１の上には、ゲート電極７が設けられ
ている。ゲート電極７と主ェミツタ２との間には第一の
補助ェミッタ４がゲート電極７を取り囲むように位置し
、それは補助ェミツタ電極６と接触している。第一の補
助ェミッタ４は第一の補助サィリスタに属し、一方主ェ
ミッタ２は主サィリスタに属する。第一の補助ェミッタ
の側部に第二の補助サィリスタに属する第二の補助ェミ
ッタ５が並設されている。第二の補助ェミッタ５は、補
助ェミッタ電極６によって完全に覆われている。補助ェ
ミツタ４および５は、共に主ェミツタ２によって囲まれ
ている。補助ェミッタ４および５は、そこで、第二の補
助ェミッタ５を有する第二の補助サィリスタが、第一の
補助ェミッタ４を有する第一の補助サィリスタよりｄｖ
／ｄｔ負荷に対し高い感度を有するように設計されてい
る。
これは、例えば両補助ェミツタの直径の比が所定値とな
るようにすることによって得られる。上記の点弧条件は
、ェミッタが寸法に対して次の式にあてはまるときに常
に運せられる。ｒ亥−ｒ１２くｒ多；ここでｒｌおよび
ｒ２はエミツタ４の内側および外側半径、ｒ３はェミッ
タ５の外側半径である（例えばｒｌ＝２側、ｒ２＝３肌
でｒ３＝３柳）。
るようにすることによって得られる。上記の点弧条件は
、ェミッタが寸法に対して次の式にあてはまるときに常
に運せられる。ｒ亥−ｒ１２くｒ多；ここでｒｌおよび
ｒ２はエミツタ４の内側および外側半径、ｒ３はェミッ
タ５の外側半径である（例えばｒｌ＝２側、ｒ２＝３肌
でｒ３＝３柳）。
主サィリスタを破壊に導くような急激なｄｖ／ｄｔ負荷
がサィリスタの主電極に印加されると、図示しない逆バ
イアスが接合の全面で発生したｄｖ／ｄｔ変位電流が補
助ヱミッ夕電極６に向って流れる際こ電位差が生じ、第
ニの補助ェミッタ５を有する第二の補助サィリスタの中
央部で最先にヱミッタ接合を日頃／ゞィァスし、ここで
点弧が主サィリスタよりも先に起る。
がサィリスタの主電極に印加されると、図示しない逆バ
イアスが接合の全面で発生したｄｖ／ｄｔ変位電流が補
助ヱミッ夕電極６に向って流れる際こ電位差が生じ、第
ニの補助ェミッタ５を有する第二の補助サィリスタの中
央部で最先にヱミッタ接合を日頃／ゞィァスし、ここで
点弧が主サィリスタよりも先に起る。
第二の補助サイリスタの主電流は、周知のように、その
際補助ェミツタ電極６を経て主ェミツタ２に流れ、主サ
イリスタをつづいて点弧する。それにより主サィリス外
ま大きな面積で点弧するので、ｄｖ／ｄｔ負荷に伴なう
ｄｉ／ｄｔ電流で破壊されないですむ。これに対し、第
一の補助サィリス外よェミッタ面積が４・さし・のでｄ
ｖ／ｄｔ変位電流が流れることによる電位差がェミッタ
Ｐの接合を順バイアスするには不充分のため真弧感度が
低いという異なる設計仕様に基づいて、ｄｖ／ｄｔ負荷
に対し第二の補助サィリスタより感度が低いから、同じ
ｄｖ／ｄｔ負荷によっては点弧されない。第一の補助ェ
ミッタの幅ｒ２一ｒｌは、第二の補助ェミッタの幅に関
して、上記の条件が満足される限り広い範囲で選択でき
る。それによって第一の補助サィリスタはたとえｄｖ／
ｄｔ負荷の間にゲートリード線からノイズ電流がゲート
電極７に流れることがあっても、確実にｄｖ／ｄｔ点弧
しないようにｄｖ／ｄｔ点弧感度を充分に低くすること
ができる。第一補助サィリスタは中心にあるゲート電極
７に点孤電流が入力されたとき点弧して、出力電流を補
助ェミッタ電極６を経て主サィリスタに供給することに
より、主サィリスタを大きな面積で点弧ごせ主サィリス
タをｄｔ／ｄｆ破壊から防ぐ目的をもつ。
際補助ェミツタ電極６を経て主ェミツタ２に流れ、主サ
イリスタをつづいて点弧する。それにより主サィリス外
ま大きな面積で点弧するので、ｄｖ／ｄｔ負荷に伴なう
ｄｉ／ｄｔ電流で破壊されないですむ。これに対し、第
一の補助サィリス外よェミッタ面積が４・さし・のでｄ
ｖ／ｄｔ変位電流が流れることによる電位差がェミッタ
Ｐの接合を順バイアスするには不充分のため真弧感度が
低いという異なる設計仕様に基づいて、ｄｖ／ｄｔ負荷
に対し第二の補助サィリスタより感度が低いから、同じ
ｄｖ／ｄｔ負荷によっては点弧されない。第一の補助ェ
ミッタの幅ｒ２一ｒｌは、第二の補助ェミッタの幅に関
して、上記の条件が満足される限り広い範囲で選択でき
る。それによって第一の補助サィリスタはたとえｄｖ／
ｄｔ負荷の間にゲートリード線からノイズ電流がゲート
電極７に流れることがあっても、確実にｄｖ／ｄｔ点弧
しないようにｄｖ／ｄｔ点弧感度を充分に低くすること
ができる。第一補助サィリスタは中心にあるゲート電極
７に点孤電流が入力されたとき点弧して、出力電流を補
助ェミッタ電極６を経て主サィリスタに供給することに
より、主サィリスタを大きな面積で点弧ごせ主サィリス
タをｄｔ／ｄｆ破壊から防ぐ目的をもつ。
また第２補助サィリスタでｄｖ／ｄｔ点弧が先に起きて
主サィリスタを保護するので、第一補助サィリスタのｄ
ｖ／ｄｔ耐量を充分に大きくできるのである。第３図お
よび第４図による実施例は、補助ェミッタ電極８が第二
の補助サィリスタの領域内に空所９を有することだけが
第１図および第２図による実施例と異なっている。
主サィリスタを保護するので、第一補助サィリスタのｄ
ｖ／ｄｔ耐量を充分に大きくできるのである。第３図お
よび第４図による実施例は、補助ェミッタ電極８が第二
の補助サィリスタの領域内に空所９を有することだけが
第１図および第２図による実施例と異なっている。
第二の補助ェミッタ１０のｐｎ接合には符号１１を付け
ている。その内縁は、空所９の内部で、これと同Ｄに半
導体素の表面に出る。この実施例が第一のそれよりすぐ
れているのは、この場合に、原則としてェミツタ内縁に
沿って線状に点弧させるのが可能な点である。これに対
し第一の実施例では、中心において点状の点弧が起こり
、それにより電流密度が非常に高くなって、ｄｉ／ｄｔ
耐量の点で不利である。前記の点弧条件は、ｒターｒ１
２＜ｒ＊−ｒずに対して得られる（ｒ４＝１０の内側半
径）。第５図および第６図は第３，４図による実施例の
変形である。これは、第一と第二の補助ェミツタの間に
位置して、第三の補助ェミッタ１４を備えた点で実質的
に異なる。第三の補助ェミッタ電極は符号１２が付けら
れ、第三の補助ェミッタ１４のｐｎ接合の一部に対向す
る突出部１３を有する。第一および第三の補助ェミッタ
の共通の補助ェミッタ電極には符号１５が付けられてい
る。第二および第三の補助ェミッタはカスケード接続さ
れている。この配置は、特に破壊の危険にさらされた第
二の補助サィリスタの負荷を急速に第三の補助サィリス
タによって軽減する目的を持つ。突出部の幅は、場合に
よっては、第二の補助サィリスタが第三の補助サィリス
タより前に点弧するのではなくて、第三の補助サィリス
タのための点弧電流増幅器としてのみ役立つように調整
される。第５，６図による構造において、第一の補助サ
ィリスタは、ｄｖ／ｄｔ負荷に対して第二および第三の
補助サィリスタから形成される縦属体より実質的に低感
度とされている。
ている。その内縁は、空所９の内部で、これと同Ｄに半
導体素の表面に出る。この実施例が第一のそれよりすぐ
れているのは、この場合に、原則としてェミツタ内縁に
沿って線状に点弧させるのが可能な点である。これに対
し第一の実施例では、中心において点状の点弧が起こり
、それにより電流密度が非常に高くなって、ｄｉ／ｄｔ
耐量の点で不利である。前記の点弧条件は、ｒターｒ１
２＜ｒ＊−ｒずに対して得られる（ｒ４＝１０の内側半
径）。第５図および第６図は第３，４図による実施例の
変形である。これは、第一と第二の補助ェミツタの間に
位置して、第三の補助ェミッタ１４を備えた点で実質的
に異なる。第三の補助ェミッタ電極は符号１２が付けら
れ、第三の補助ェミッタ１４のｐｎ接合の一部に対向す
る突出部１３を有する。第一および第三の補助ェミッタ
の共通の補助ェミッタ電極には符号１５が付けられてい
る。第二および第三の補助ェミッタはカスケード接続さ
れている。この配置は、特に破壊の危険にさらされた第
二の補助サィリスタの負荷を急速に第三の補助サィリス
タによって軽減する目的を持つ。突出部の幅は、場合に
よっては、第二の補助サィリスタが第三の補助サィリス
タより前に点弧するのではなくて、第三の補助サィリス
タのための点弧電流増幅器としてのみ役立つように調整
される。第５，６図による構造において、第一の補助サ
ィリスタは、ｄｖ／ｄｔ負荷に対して第二および第三の
補助サィリスタから形成される縦属体より実質的に低感
度とされている。
第１図は本発明の一実施例に係るサィリスタの部分的断
面図（第２図１−１線に沿う）、第２図は第１図のサィ
リスタの平面図、第３図は本発明によるサィリスタの異
なる実施例の部分的断面図（第４図の山一ｍ線に沿う）
、第４図は第３図のサィリスタの平面図、第５図は本発
明によるサィリスタのさらに異なる実施例の部分的断面
図（第６図Ｖ−Ｖ線に沿う）、第６図は第５図のサィリ
スタの平面図である。 １・…・・半導体基板、２・・・・・・主ェミ‐ッタ、
４・・・・・・第一の補助ェミッタ、５，１０・・・…
第二の補助ェミッ夕、６，８，１５・・・・・・補助ェ
ミツタ電極、９・・・…空所。 ＦＩＧＩ ＦＩＧ２ ＦＩＧ３ ＦＩＧム ＦＩＧ５ ＦＩＧ６
面図（第２図１−１線に沿う）、第２図は第１図のサィ
リスタの平面図、第３図は本発明によるサィリスタの異
なる実施例の部分的断面図（第４図の山一ｍ線に沿う）
、第４図は第３図のサィリスタの平面図、第５図は本発
明によるサィリスタのさらに異なる実施例の部分的断面
図（第６図Ｖ−Ｖ線に沿う）、第６図は第５図のサィリ
スタの平面図である。 １・…・・半導体基板、２・・・・・・主ェミ‐ッタ、
４・・・・・・第一の補助ェミッタ、５，１０・・・…
第二の補助ェミッ夕、６，８，１５・・・・・・補助ェ
ミツタ電極、９・・・…空所。 ＦＩＧＩ ＦＩＧ２ ＦＩＧ３ ＦＩＧム ＦＩＧ５ ＦＩＧ６
Claims (1)
- 【特許請求の範囲】 １ 主サイリスタと第一と第二の各補助サイリスタがそ
れぞれのサイリスタに属するエミツタを別々にして共通
基板に集積され、主サイリスタに属する主エミツタは両
補助サイリスタにそれぞれ属する第一と第二の補助エミ
ツタを取り囲み、さらに第一の補助エミツタは主サイリ
スタのゲート電極の円形外縁に沿つた円形内縁を有して
取り囲み、第二の補助エミツタは第一の補助エミツタと
主エミツタの間において円形状を有して並設され、両補
助サイリスタは共通の補助エミツタ電極で覆われること
により、互に並列接続にされると共に、この共通の補助
エミツタ電極は第二の補助エミツタを完全に被覆し、さ
らにまた第二の補助サイリスタが第一の補助サイリスタ
と主サイリスタより低い臨界オフ電圧上昇率（ｄＶ／ｄ
ｔ）負荷により点弧するような形状としたことを特徴と
するサイリスタ。 ２ 特許請求の範囲第１項記載のサイリスタにおいて、
補助エミツタ電極が第二の補助サイリスタの領域内に空
所を有し、第二の補助サイリスタに属する補助エミツタ
が環状に形成され、該補助エミツタの内縁が空所の内部
で該空所と同じに半導体の表面に露出したことを特徴と
するサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2907733.5 | 1978-02-28 | ||
| DE19792907732 DE2907732A1 (de) | 1979-02-28 | 1979-02-28 | Thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55130166A JPS55130166A (en) | 1980-10-08 |
| JPS6035833B2 true JPS6035833B2 (ja) | 1985-08-16 |
Family
ID=6064069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2394280A Expired JPS6035833B2 (ja) | 1978-02-28 | 1980-02-27 | サイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS6035833B2 (ja) |
| CA (1) | CA1149969A (ja) |
| DE (1) | DE2907732A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160391A (ja) * | 1991-12-02 | 1993-06-25 | Sankooshiya:Kk | サージ防護デバイスの保持電流制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE337064B (ja) * | 1966-10-12 | 1971-07-26 | Asea Ab | |
| DE2407696C3 (de) * | 1974-02-18 | 1979-02-01 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Thyristor |
| US4012761A (en) * | 1976-04-19 | 1977-03-15 | General Electric Company | Self-protected semiconductor device |
-
1979
- 1979-02-28 DE DE19792907732 patent/DE2907732A1/de not_active Withdrawn
-
1980
- 1980-02-27 JP JP2394280A patent/JPS6035833B2/ja not_active Expired
- 1980-02-28 CA CA000346666A patent/CA1149969A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1149969A (en) | 1983-07-12 |
| DE2907732A1 (de) | 1980-09-04 |
| JPS55130166A (en) | 1980-10-08 |
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