JP2704913B2 - 誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置 - Google Patents
誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置Info
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- JP2704913B2 JP2704913B2 JP2193202A JP19320290A JP2704913B2 JP 2704913 B2 JP2704913 B2 JP 2704913B2 JP 2193202 A JP2193202 A JP 2193202A JP 19320290 A JP19320290 A JP 19320290A JP 2704913 B2 JP2704913 B2 JP 2704913B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、誘導負荷と、誘導負荷を駆動するための電
力装置と、電力装置のための制御装置とを含んでいるモ
ノリシック集積回路における電源電圧の負のインパルス
に起因する寄生効果に対する保護回路に関する。
力装置と、電力装置のための制御装置とを含んでいるモ
ノリシック集積回路における電源電圧の負のインパルス
に起因する寄生効果に対する保護回路に関する。
この型式の回路組立体は、特に電動車において周知で
あって、２つ又は１つの厚板つまりスラブ上で選択的に
達成される。
あって、２つ又は１つの厚板つまりスラブ上で選択的に
達成される。
電力装置及び制御装置が２つの異なるスラブ上に集積
される場合において、電源電圧の負のインパルスから電
力装置を保護するための在来の解決策では、電源に接続
した外部抵抗とダイオードとをそれぞれ制御装置に並列
に使用している。そのダイオードは、制御装置を横切っ
た負の電圧がその直接導通電圧よりも高くならないよう
に作用するが、外部抵抗はそのダイオードを通して流れ
る最大電流を制限するために使用されている。もしもそ
のダイオードと外部抵抗とが正しいサイズにあるとする
と、その解決策は、集積回路の内部におけるコンポーネ
ントの過度な導通や、時にはその焼失のような欠点を防
止するのに十分である。
される場合において、電源電圧の負のインパルスから電
力装置を保護するための在来の解決策では、電源に接続
した外部抵抗とダイオードとをそれぞれ制御装置に並列
に使用している。そのダイオードは、制御装置を横切っ
た負の電圧がその直接導通電圧よりも高くならないよう
に作用するが、外部抵抗はそのダイオードを通して流れ
る最大電流を制限するために使用されている。もしもそ
のダイオードと外部抵抗とが正しいサイズにあるとする
と、その解決策は、集積回路の内部におけるコンポーネ
ントの過度な導通や、時にはその焼失のような欠点を防
止するのに十分である。
しかしながら、もしもその電力装置を制御装置と共に
モノリシック的に集積したいとすると、上述した保護は
十分でない。
モノリシック的に集積したいとすると、上述した保護は
十分でない。
実際問題として、その技術的解決策では、電力装置の
コレクタに接続したコレクタと、電源装置に接続したエ
ミッタとを持つ寄生トランジスタの形成がある。
コレクタに接続したコレクタと、電源装置に接続したエ
ミッタとを持つ寄生トランジスタの形成がある。
負のインパルスが電源に与えられると、そこでの（例
えば、ダーリントン型）電力装置は、非常に急速に、負
のベース電圧をもって非導通状態に移行する。以下本発
明の実施例によって詳述する第１図に示す電力装置、即
ち誘導型負荷Ｌにトランジスタ（Q3,Q4）からなるダー
リントン構成の電力装置が接続されている場合によって
この問題を説明する。
えば、ダーリントン型）電力装置は、非常に急速に、負
のベース電圧をもって非導通状態に移行する。以下本発
明の実施例によって詳述する第１図に示す電力装置、即
ち誘導型負荷Ｌにトランジスタ（Q3,Q4）からなるダー
リントン構成の電力装置が接続されている場合によって
この問題を説明する。
第１図において、電力装置（Q3,Q4）が導通状態に置
かれる期間中、つまり、誘導型負荷Ｌがエネルギを持っ
ているときに、この電力装置に負のインパルスが与えら
れると、コレクタ電圧（Vc）が、電力装置のトランジス
タ（Q4）のコレクタに接続されている高電圧ツェナダイ
オード（Z2）又は同様の装置の放電開始電圧に達するま
で上昇する。この電圧は、電力装置（Q3,Q4）のコレク
タのクランプ電圧を意味する。
かれる期間中、つまり、誘導型負荷Ｌがエネルギを持っ
ているときに、この電力装置に負のインパルスが与えら
れると、コレクタ電圧（Vc）が、電力装置のトランジス
タ（Q4）のコレクタに接続されている高電圧ツェナダイ
オード（Z2）又は同様の装置の放電開始電圧に達するま
で上昇する。この電圧は、電力装置（Q3,Q4）のコレク
タのクランプ電圧を意味する。
この状態は電力装置に対する逆方向の２次ブレークダ
ウン強制力を生じさせ、その移行速度は、ダーリントン
ベースが接地へと移行する通常の動作の場合、又は負の
電圧へと移行する場合よりもはるかに大きい。同時に、
集積構造としたために形成される寄生トランジスタは、
そのベース・エキッタが正電圧を取るために、電力装置
の高い電圧及び電流に耐えなければならない寄生トラン
ジスタに対する直接的な２次ブレークダウン強制力が作
用する。
ウン強制力を生じさせ、その移行速度は、ダーリントン
ベースが接地へと移行する通常の動作の場合、又は負の
電圧へと移行する場合よりもはるかに大きい。同時に、
集積構造としたために形成される寄生トランジスタは、
そのベース・エキッタが正電圧を取るために、電力装置
の高い電圧及び電流に耐えなければならない寄生トラン
ジスタに対する直接的な２次ブレークダウン強制力が作
用する。
かかる欠点を回避するために、1989年７月11日、本願
出願人と同じ出願人の名義で出願された特許出願第2115
0A/89において示されているように、主として、電源上
における負のインパルスに対して応動する第１のトラン
ジスタと、前記第１のトランジスタにより制御され、そ
の電力装置の再点弧を制御するための第２のトランジス
タとによって本質的に構成された電圧制限回路がその制
御装置の内側に与えられる。
出願人と同じ出願人の名義で出願された特許出願第2115
0A/89において示されているように、主として、電源上
における負のインパルスに対して応動する第１のトラン
ジスタと、前記第１のトランジスタにより制御され、そ
の電力装置の再点弧を制御するための第２のトランジス
タとによって本質的に構成された電圧制限回路がその制
御装置の内側に与えられる。
電力装置のコレクタ電圧を実質的に制限する上述した
解決策は、負の過電圧の問題を解決して、電力装置のコ
レクタと電源との間に接続されている寄生トランジスタ
の破壊を防止するのに有効である。
解決策は、負の過電圧の問題を解決して、電力装置のコ
レクタと電源との間に接続されている寄生トランジスタ
の破壊を防止するのに有効である。
しかしながら、後に詳述する添付の図に示すような垂
直的に統合した出力（Vertically Integrated Power）
構造は、第２制御トランジスタのベースと電力供給コン
トロール回路との間に、npn型寄生トランジスタを形成
する。負のインパルスが電源に作用している間、この寄
生トランジスタは導通状態となり、第２コントロールト
ランジスタのベースから電流を吸収する。その結果、第
２コントロールトランジスタが非導通状態となり、その
影響がなくなる。それ故、電力装置は再び導通しない。
直的に統合した出力（Vertically Integrated Power）
構造は、第２制御トランジスタのベースと電力供給コン
トロール回路との間に、npn型寄生トランジスタを形成
する。負のインパルスが電源に作用している間、この寄
生トランジスタは導通状態となり、第２コントロールト
ランジスタのベースから電流を吸収する。その結果、第
２コントロールトランジスタが非導通状態となり、その
影響がなくなる。それ故、電力装置は再び導通しない。
本発明の目的は前記別な寄生トランジスタの影響を除
くことにある。
くことにある。
本発明によると、かかる目的は、誘導負荷を駆動する
ための電力装置と、電力装置のための制御装置とを有
し、制御装置が、主として電源電圧の負のインパルスに
応動する第１のトランジスタと、前記第１のトランジス
タと、前記第１のトランジスタによって制御され、そし
て前記電力装置の再導通を制御するための第２のトラン
ジスタとによって構成された電圧制御回路（電圧リミッ
タ）を含んでいるモノリシック集積回路における電源電
圧の負のインパルスに起因する寄生効果に対する保護装
置であって、電源電圧の前記負のインパルスに対する前
記電圧リミッタの遮蔽素子を備えている保護装置によっ
て達成される。
ための電力装置と、電力装置のための制御装置とを有
し、制御装置が、主として電源電圧の負のインパルスに
応動する第１のトランジスタと、前記第１のトランジス
タと、前記第１のトランジスタによって制御され、そし
て前記電力装置の再導通を制御するための第２のトラン
ジスタとによって構成された電圧制御回路（電圧リミッ
タ）を含んでいるモノリシック集積回路における電源電
圧の負のインパルスに起因する寄生効果に対する保護装
置であって、電源電圧の前記負のインパルスに対する前
記電圧リミッタの遮蔽素子を備えている保護装置によっ
て達成される。
前記電圧リミッタは、例えばトランジスタとツェナダ
イオードとを直列に接続した回路とすることができる。
イオードとを直列に接続した回路とすることができる。
前記遮蔽素子は、例えば、前記電圧リミッタの能動構
成要素をすべて包囲する環状のポケットを形成し、この
ポケットを、前記電源電圧の前記負のインパルスよりも
大きい電位に接続する態様、前記環状ポケットと同じ電
圧にバイアスする態様、バイアス電圧を与えず浮動状態
にする態様などによって実施することができる。
成要素をすべて包囲する環状のポケットを形成し、この
ポケットを、前記電源電圧の前記負のインパルスよりも
大きい電位に接続する態様、前記環状ポケットと同じ電
圧にバイアスする態様、バイアス電圧を与えず浮動状態
にする態様などによって実施することができる。
また電圧リミッタの能動構成要素がすべてＰ型領域か
らなる遮蔽素子によって周囲を囲むように配置され、前
記遮蔽素子の表面圧リミッタの全表面領域全周に沿って
接地接点が配置されけいる。そして前記ｎ型ポケットに
含まれ、前記ｐ型領域により包囲されている能動素子と
外側との間の接続用金属トラック（金属ストリップ）の
通路は、前記接地接点に接しないようにする。
らなる遮蔽素子によって周囲を囲むように配置され、前
記遮蔽素子の表面圧リミッタの全表面領域全周に沿って
接地接点が配置されけいる。そして前記ｎ型ポケットに
含まれ、前記ｐ型領域により包囲されている能動素子と
外側との間の接続用金属トラック（金属ストリップ）の
通路は、前記接地接点に接しないようにする。
この場合、電圧リミッタのコンポーネントと電源との
間に形成される別な寄生トランジスタは電源電圧の負の
インパルスの発生に際して負の影響を作り出さない位置
に配される。実際に、それらの導通は、電圧リミッタ上
におけるそれらの妨害作用でもって阻止される。
間に形成される別な寄生トランジスタは電源電圧の負の
インパルスの発生に際して負の影響を作り出さない位置
に配される。実際に、それらの導通は、電圧リミッタ上
におけるそれらの妨害作用でもって阻止される。
本発明による上述及びその他の特徴は、添付図面に限
定的でない例として例示されている実施例についてその
以下の詳細な記載から一層明瞭になろう。
定的でない例として例示されている実施例についてその
以下の詳細な記載から一層明瞭になろう。
第１図を参照すると、誘導型の負荷Ｌを含み、その負
荷Ｌが電圧Vcにある回路ノードに接続された共通のコレ
クタを持つダーリントン構成の２つのトランジスタQ3及
びQ4により形成されている電力装置によって駆動される
回路組立が示されている。トランジスタQ4のエミッタは
接地され、そのベースはトランジスタQ3のエミッタに接
続されている。トランジスタQ4のベースとエミッタとの
間には抵抗器R1があり、そのベースとコレクタとの間に
はツエナダイオードZ2がある。トランジスタQ3のベース
は、一方では制御信号Viに対する入力Ｉに接続され、他
方は、トランジスタQ5を含む制御装置に接続されてい
る。トランジスタQ5のエミッタはトランジスタQ3のベー
スに接続され、一方そのコレクタは電圧Vcにあるノード
に接続され、そしてそのベースは、一方ではツエナダイ
オードZ1およびポテンショメータRcを通り電圧Vcにある
ノードに接続され、他方ではトランジスタQ5を制御する
トランジスタQ2のコレクタに接続されている。トランジ
スタQ2のエミッタは接地されているが、そのベースは抵
抗器R2を通り接地されている一方、抵抗器R3を通り電圧
Vsにある電源ノードに接続されている。電圧Vsにある上
述したノードは、更にダイオードD1を通り接地され、そ
して抵抗器Rsを通り、例えば、自動車両のバッテリの電
圧である電源電圧Vbに接続されている。バッファとして
機能するトランジスタQ6のコレクタはノードVcに接続さ
れ、そのベースはポテンショメータRcの中央端子に接続
され、そのエミッタは、後で記述される目的を持つバイ
アス電圧Vckを与えるのに適している。
荷Ｌが電圧Vcにある回路ノードに接続された共通のコレ
クタを持つダーリントン構成の２つのトランジスタQ3及
びQ4により形成されている電力装置によって駆動される
回路組立が示されている。トランジスタQ4のエミッタは
接地され、そのベースはトランジスタQ3のエミッタに接
続されている。トランジスタQ4のベースとエミッタとの
間には抵抗器R1があり、そのベースとコレクタとの間に
はツエナダイオードZ2がある。トランジスタQ3のベース
は、一方では制御信号Viに対する入力Ｉに接続され、他
方は、トランジスタQ5を含む制御装置に接続されてい
る。トランジスタQ5のエミッタはトランジスタQ3のベー
スに接続され、一方そのコレクタは電圧Vcにあるノード
に接続され、そしてそのベースは、一方ではツエナダイ
オードZ1およびポテンショメータRcを通り電圧Vcにある
ノードに接続され、他方ではトランジスタQ5を制御する
トランジスタQ2のコレクタに接続されている。トランジ
スタQ2のエミッタは接地されているが、そのベースは抵
抗器R2を通り接地されている一方、抵抗器R3を通り電圧
Vsにある電源ノードに接続されている。電圧Vsにある上
述したノードは、更にダイオードD1を通り接地され、そ
して抵抗器Rsを通り、例えば、自動車両のバッテリの電
圧である電源電圧Vbに接続されている。バッファとして
機能するトランジスタQ6のコレクタはノードVcに接続さ
れ、そのベースはポテンショメータRcの中央端子に接続
され、そのエミッタは、後で記述される目的を持つバイ
アス電圧Vckを与えるのに適している。
前記のように構成された回路装置をモノリシック集積
回路とすることによって、第１図に点線で示した寄生ト
ランジスタQP2及びQP1A,QP1Bが形成される。以上に記述
された構成の回路装置において、電圧Vs上に負のインパ
ルスが重畳された場合の前記の寄生トランジスタQP2の
保護動作と寄生トランジスタQP1A,QP1Bの遮蔽動作を説
明する。
回路とすることによって、第１図に点線で示した寄生ト
ランジスタQP2及びQP1A,QP1Bが形成される。以上に記述
された構成の回路装置において、電圧Vs上に負のインパ
ルスが重畳された場合の前記の寄生トランジスタQP2の
保護動作と寄生トランジスタQP1A,QP1Bの遮蔽動作を説
明する。
先ず、電力装置Q3,Q4が導通状態にあり、かつ誘導子
Ｌが充電状態にあるとしたときの電力装置Q3,Q4の動作
から説明する。かかる状況において、トランジスタQ3の
ベースに、前記負のインパルスに基づく負の電圧が加わ
り、非常に速い速度で、電力装置Q3,Q4は非導通状態に
移行する。その結果、誘導負荷Ｌが電力装置Q3,Q4を通
じてそれ自体充電されていると、電力装置Q3,Q4の非導
通状態移行により、電力装置Q3,Q4のコレクタ及び負荷
上に正の過電圧が発生する。
Ｌが充電状態にあるとしたときの電力装置Q3,Q4の動作
から説明する。かかる状況において、トランジスタQ3の
ベースに、前記負のインパルスに基づく負の電圧が加わ
り、非常に速い速度で、電力装置Q3,Q4は非導通状態に
移行する。その結果、誘導負荷Ｌが電力装置Q3,Q4を通
じてそれ自体充電されていると、電力装置Q3,Q4の非導
通状態移行により、電力装置Q3,Q4のコレクタ及び負荷
上に正の過電圧が発生する。
その結果、共通コレクタにおける電圧Vcはツェナダイ
オードZ2により設定されるクランプ電圧に向かって上昇
し、電力装置Q3,Q4に対して２次的ブレークダウン強制
力が作りだされるが、このブレークダウン強制力は、ト
ランジスタQ2及びQ5、抵抗器Rc及びツェナダイオードZ1
により構成される電圧制限装置によって防止される。
オードZ2により設定されるクランプ電圧に向かって上昇
し、電力装置Q3,Q4に対して２次的ブレークダウン強制
力が作りだされるが、このブレークダウン強制力は、ト
ランジスタQ2及びQ5、抵抗器Rc及びツェナダイオードZ1
により構成される電圧制限装置によって防止される。
即ち、前記状況において、トランジスタQ2は、そのベ
ースが電圧Vsにより低い電位になるので、非導通状態と
され、負荷Ｌ上における前記正の過電圧Vcはトランジス
タQ5を導通状態に移行させ、ダーリントン構成の電力装
置Q3,Q4を導通状態に戻して、正の過電圧を接地へと放
電する。
ースが電圧Vsにより低い電位になるので、非導通状態と
され、負荷Ｌ上における前記正の過電圧Vcはトランジス
タQ5を導通状態に移行させ、ダーリントン構成の電力装
置Q3,Q4を導通状態に戻して、正の過電圧を接地へと放
電する。
次に、第１図に示す回路装置をモノリシック集積回路
としたときの寄生トランジスタQP2の保護及びQP1A,QP1B
の遮蔽動作について、第2a〜2c図を参照して説明する。
としたときの寄生トランジスタQP2の保護及びQP1A,QP1B
の遮蔽動作について、第2a〜2c図を参照して説明する。
第2a図、第2b図及び第2c図は、モノリシック集積回路
の形態における第１図の回路組立（第１図のブロック
Ｍ）の構成を示している。特に、第2c図は、２つのトラ
ンジスタQ3及びQ4によって形成された電力装置を示し、
それらのベースはＰ型領域４及び14において内部的に実
施され、それらのエミッタはｎ型領域６及び16において
実施され、共通コレクタはｎ型領域５において実施され
る。更に、第2a図及び第2b図は、制御装置を示し、この
場合には、トランジスタQ2はＰ型領域２によって構成さ
れたベースと、ｎ型領域１によって構成されたエミッタ
と、ｎ+型領域８によって構成されたコレクタとを持っ
ている。トランジスタQ2のコレクタつまり領域８には、
Ｐ型領域18で内部的に得られるトランジスタQ5のベース
（第2a図及び第2b図の点Ｄ）に接続されている。トラン
ジスタQ5のコレクタはｎ型領域５に接続され、ｎ型領域
24で内部的に得られるエミッタはトランジスタQ3のベー
ス（第2a図及び第2c図の点Ａ）に接続されている。トラ
ンジスタQ5のベースつまり領域18は、ｎ+型の反対の領
域28でかるツエナダイオードZ1の１端（点Ｄ）に接続さ
れているが、その他端、つまり、Ｐ型の反対の領域29
は、電圧Vcにあるノードに接続されているＰ型領域11に
おいて得られる抵抗分圧器Rcに接続されている。
の形態における第１図の回路組立（第１図のブロック
Ｍ）の構成を示している。特に、第2c図は、２つのトラ
ンジスタQ3及びQ4によって形成された電力装置を示し、
それらのベースはＰ型領域４及び14において内部的に実
施され、それらのエミッタはｎ型領域６及び16において
実施され、共通コレクタはｎ型領域５において実施され
る。更に、第2a図及び第2b図は、制御装置を示し、この
場合には、トランジスタQ2はＰ型領域２によって構成さ
れたベースと、ｎ型領域１によって構成されたエミッタ
と、ｎ+型領域８によって構成されたコレクタとを持っ
ている。トランジスタQ2のコレクタつまり領域８には、
Ｐ型領域18で内部的に得られるトランジスタQ5のベース
（第2a図及び第2b図の点Ｄ）に接続されている。トラン
ジスタQ5のコレクタはｎ型領域５に接続され、ｎ型領域
24で内部的に得られるエミッタはトランジスタQ3のベー
ス（第2a図及び第2c図の点Ａ）に接続されている。トラ
ンジスタQ5のベースつまり領域18は、ｎ+型の反対の領
域28でかるツエナダイオードZ1の１端（点Ｄ）に接続さ
れているが、その他端、つまり、Ｐ型の反対の領域29
は、電圧Vcにあるノードに接続されているＰ型領域11に
おいて得られる抵抗分圧器Rcに接続されている。
集積回路の形の実施では、第１図での点線で例示され
ているような寄生トランジスタQP2の形状を決定し、そ
の寄生トランジスタQP2のベースは、接地されている直
列の抵抗器Rpを含むＰ型領域７により形成され、そのコ
レクタは、電力装置Q3,Q4の共通コレクタつまり領域５
によって形成され、次にそのエミッタは電圧Vsに接続さ
れたｎ+型の領域９によって形成される。
ているような寄生トランジスタQP2の形状を決定し、そ
の寄生トランジスタQP2のベースは、接地されている直
列の抵抗器Rpを含むＰ型領域７により形成され、そのコ
レクタは、電力装置Q3,Q4の共通コレクタつまり領域５
によって形成され、次にそのエミッタは電圧Vsに接続さ
れたｎ+型の領域９によって形成される。
トランジスタQ2及びQ5、ツエナダイオードZ1及び抵抗
器Rcからなる電圧リミッタをその制御装置に導入するの
はかかる寄生トランジスタQP2の存在のためである。即
ち、電源Vs上に負のインパルスが作用すると、過電圧
が、電力装置（Q3,Q4）のコレクタ及び寄生トランジス
タQP2（そのエミッタは電源に接続されている）のコレ
クタ上に発生する。その結果きわめて高い電圧が、寄生
トランジスタOP2のコレクタとエミッタとの間に発生
し、同時に制御不能の電流が流れる。そのために、消散
する電力が余りに高い水準となり、且つ前記電圧リミッ
タによって保護されない場合には寄生トランジスタQP2
が破損する。したがって、前記過電圧を減少させる制御
装置が必要になる。
器Rcからなる電圧リミッタをその制御装置に導入するの
はかかる寄生トランジスタQP2の存在のためである。即
ち、電源Vs上に負のインパルスが作用すると、過電圧
が、電力装置（Q3,Q4）のコレクタ及び寄生トランジス
タQP2（そのエミッタは電源に接続されている）のコレ
クタ上に発生する。その結果きわめて高い電圧が、寄生
トランジスタOP2のコレクタとエミッタとの間に発生
し、同時に制御不能の電流が流れる。そのために、消散
する電力が余りに高い水準となり、且つ前記電圧リミッ
タによって保護されない場合には寄生トランジスタQP2
が破損する。したがって、前記過電圧を減少させる制御
装置が必要になる。
更に、集積回路のモノリシックの実施では、１対の寄
生トランジスタQP1A,QP1B（第１図に点線で示されてい
る）を形成し、そのベースは領域７の出現部分70によっ
て形成される。ところで、前記したトランジスタQ6を形
成しない従来のモノリシック集積回路においても、前記
寄生トランジスタQP1A,QP1Bが形成される。その場合の
両トランジスタQP1A,QP1Bのエミッタは、前記寄生トラ
ンジスタQP2と同様に、第１図の電圧Vsに接続される。
生トランジスタQP1A,QP1B（第１図に点線で示されてい
る）を形成し、そのベースは領域７の出現部分70によっ
て形成される。ところで、前記したトランジスタQ6を形
成しない従来のモノリシック集積回路においても、前記
寄生トランジスタQP1A,QP1Bが形成される。その場合の
両トランジスタQP1A,QP1Bのエミッタは、前記寄生トラ
ンジスタQP2と同様に、第１図の電圧Vsに接続される。
QP1Aのコレクタはｎ型領域３により構成され、そして
トランジスタQ5のベースに接続されている。トランジス
タQP1Bのコレクタはｎ型領域13により構成されて、ツエ
ナダイオードZ1と抵抗分圧器Rcとの間に接続されてい
る。かかる寄生トランジスタQP1A及びQP1Bは、それ等の
導通により、トランジスタQ5の導通状態への移行、つま
り、負の過電圧Vs及び正の過電圧Vcの存在の下で電力装
置Q3,Q4を再び導通状態に移行することを阻止する。
トランジスタQ5のベースに接続されている。トランジス
タQP1Bのコレクタはｎ型領域13により構成されて、ツエ
ナダイオードZ1と抵抗分圧器Rcとの間に接続されてい
る。かかる寄生トランジスタQP1A及びQP1Bは、それ等の
導通により、トランジスタQ5の導通状態への移行、つま
り、負の過電圧Vs及び正の過電圧Vcの存在の下で電力装
置Q3,Q4を再び導通状態に移行することを阻止する。
かかる欠点を回避するために、本発明では、寄生トラ
ンジスタQP1A及びQP1Bのエミッタがそこに接続されてい
るバイアスポケット40が導入された。かかるポケット40
は、寄生トランジスタQP1A及びQP1Bを通る電流を最小値
に減少する効果を有し、それにより、負及び正の過電圧
Vcを放電する必要があるときに、電力ダーリントン・ト
ランジスタQ3及びQ4の再び導通状態に移行させる。
ンジスタQP1A及びQP1Bのエミッタがそこに接続されてい
るバイアスポケット40が導入された。かかるポケット40
は、寄生トランジスタQP1A及びQP1Bを通る電流を最小値
に減少する効果を有し、それにより、負及び正の過電圧
Vcを放電する必要があるときに、電力ダーリントン・ト
ランジスタQ3及びQ4の再び導通状態に移行させる。
本発明の遮蔽素子であるポケット40は、前記したとお
りバイアスさせることにより保護を保障することができ
る。即ち： ａ） 図に示す実施例のポケット40は、Vs（集積回路の
供給電圧）に依存しない電圧でもってバイアスされる。
りバイアスさせることにより保護を保障することができ
る。即ち： ａ） 図に示す実施例のポケット40は、Vs（集積回路の
供給電圧）に依存しない電圧でもってバイアスされる。
ポケットを如何にバイアスするかについての非限定的
実施例（ケースａ）は第2a図に例示されていて、この場
合には、そのポケットは出力ダーリントンのコレクタ電
圧に依存している電圧Vckにバイアスされている。
実施例（ケースａ）は第2a図に例示されていて、この場
合には、そのポケットは出力ダーリントンのコレクタ電
圧に依存している電圧Vckにバイアスされている。
負のインパルスが電圧Vsに作用したときは、寄生トラ
ンジスタQP2は非導通状態に移行し、トランジスタQ6の
コレクタ電圧をマイナスにする。それ故、トランジスタ
Q6はオフのままとなり、トランジスタQ6のエミッタ電圧
Vckが電圧Vsに無関係となる。
ンジスタQP2は非導通状態に移行し、トランジスタQ6の
コレクタ電圧をマイナスにする。それ故、トランジスタ
Q6はオフのままとなり、トランジスタQ6のエミッタ電圧
Vckが電圧Vsに無関係となる。
QP1A及びQP1Bのエミッタはｎ型の環状領域40により構
成され、引続いて、トランジスタQ6のエミッタ（第2a図
及び第2b図の点Ｂ）に接続され、そのベースは更にＰ型
領域27により形成されている抵抗分圧器Rcに接続され、
そのコレクタは領域５に接続され、そしてそのエミッタ
はｎ型領域20により形成されて、第2b図の領域40に電位
Vckを供給している。
成され、引続いて、トランジスタQ6のエミッタ（第2a図
及び第2b図の点Ｂ）に接続され、そのベースは更にＰ型
領域27により形成されている抵抗分圧器Rcに接続され、
そのコレクタは領域５に接続され、そしてそのエミッタ
はｎ型領域20により形成されて、第2b図の領域40に電位
Vckを供給している。
この場合、QP1A及びQP1Bは、その記述した状態におい
て、それらのVbeが僅かばかり負にあるので、それ自体
再び導通状態に移行させることができない。つまり、そ
れは、それらのベースが接地されていて、それらのエミ
ッタが、確実に正の電圧（出力ダーリントンQ3及びQ4の
電圧Vcに依存）にあるためで、その電圧Vcは、トランジ
スタQ3及びQ4がインダクタンスＬの充電中に非導通状態
に移行しているので、上昇するのを強要される。
て、それらのVbeが僅かばかり負にあるので、それ自体
再び導通状態に移行させることができない。つまり、そ
れは、それらのベースが接地されていて、それらのエミ
ッタが、確実に正の電圧（出力ダーリントンQ3及びQ4の
電圧Vcに依存）にあるためで、その電圧Vcは、トランジ
スタQ3及びQ4がインダクタンスＬの充電中に非導通状態
に移行しているので、上昇するのを強要される。
もしもｎ型の環状領域40をバイアスするのに要する電
流が、抵抗器Rcを横切って、数ボルトよりも大きい電圧
降下を生じさせないようであれば、トランジスタQ6は保
護される。他方において、ダーリントン構成は、トラン
ジスタの利得によって達成される電流の減少が十分でな
いために採用されている。
流が、抵抗器Rcを横切って、数ボルトよりも大きい電圧
降下を生じさせないようであれば、トランジスタQ6は保
護される。他方において、ダーリントン構成は、トラン
ジスタの利得によって達成される電流の減少が十分でな
いために採用されている。
勿論、その保護を達成する回路の一部を形成している
すべての他のコンポーネントも同様に保護する必要があ
る。第2a図及び第2b図には、トランジスタQ2及びツエナ
ダイオードZ1からなる保護回路の実施例が示されてい
る。
すべての他のコンポーネントも同様に保護する必要があ
る。第2a図及び第2b図には、トランジスタQ2及びツエナ
ダイオードZ1からなる保護回路の実施例が示されてい
る。
ｂ） 図示しない別の実施例では、ポケット40のバイア
スは、第2b図の絶縁層７と同じ電圧にバイアスするもの
である。
スは、第2b図の絶縁層７と同じ電圧にバイアスするもの
である。
この場合、トランジスタQP1A,QP1Bは、それらのベー
ス及びエミッタが短絡されて同じ電位になるので、ベー
ス電圧に関係なく導通できない。
ス及びエミッタが短絡されて同じ電位になるので、ベー
ス電圧に関係なく導通できない。
ｃ） またポケット40の保護を保障する更に別の実施例
では、前記したとおりポケット40をバイアスしないまま
に置くものである。
では、前記したとおりポケット40をバイアスしないまま
に置くものである。
以上説明したように、寄生トランジスタQP1A及びQP1B
の作動を回避するためには、前記ａ）で説明した実施例
のようにポケット40は正電圧にバイアスするか、前記
ｂ）で説明した実施例のように分離層７と同じ電圧にバ
イアスするか、前記ｃ）で説明した実施例のように浮動
させるかして、電圧Vsに影響されないようにすると、寄
生トランジスタQP1A及びQP1Bに電流が流れなくすること
ができる。
の作動を回避するためには、前記ａ）で説明した実施例
のようにポケット40は正電圧にバイアスするか、前記
ｂ）で説明した実施例のように分離層７と同じ電圧にバ
イアスするか、前記ｃ）で説明した実施例のように浮動
させるかして、電圧Vsに影響されないようにすると、寄
生トランジスタQP1A及びQP1Bに電流が流れなくすること
ができる。
（浮動動作）。
トランジスタQP1A及びQP1Bは、２つの理由、つまり： −それらが広いベース（浮動ポケットの存在）を持つこ
とによる低い利得； −浮動ポケットの存在がそれらのベース（第2b図の層
７）を表わしているＰ型領域を抑圧することによる高い
ベース抵抗； のためにシールドつまり遮蔽される。
とによる低い利得； −浮動ポケットの存在がそれらのベース（第2b図の層
７）を表わしているＰ型領域を抑圧することによる高い
ベース抵抗； のためにシールドつまり遮蔽される。
第４図は保護を達成する別な方法を示し、ここでは、
簡素化のために、トランジスタQ2の保護のみが示されて
いるので、説明は１つのNPN寄生ラテラル（lataral）・
トランジスタOP1のみについて行う。
簡素化のために、トランジスタQ2の保護のみが示されて
いるので、説明は１つのNPN寄生ラテラル（lataral）・
トランジスタOP1のみについて行う。
この場合、能動コンポーネント（図のQ2）についての
遮蔽は臨界ポケットを移動することにより達成される。
つまり、そのエピタキシャル層ｎ（例えば、第４図の層
９）は、能動コンポーネント（例えば、第４図の場合に
おけるトランジスタQ2に対する層３）を含むポケット上
での集積回路（第１図）の供給電圧Vsに依存する電圧に
おいてバイアスされる。これは第４図の領域７の現出領
域70に対して適切なサイズを与えることによって達成さ
れる。
遮蔽は臨界ポケットを移動することにより達成される。
つまり、そのエピタキシャル層ｎ（例えば、第４図の層
９）は、能動コンポーネント（例えば、第４図の場合に
おけるトランジスタQ2に対する層３）を含むポケット上
での集積回路（第１図）の供給電圧Vsに依存する電圧に
おいてバイアスされる。これは第４図の領域７の現出領
域70に対して適切なサイズを与えることによって達成さ
れる。
ここでは、第４図の領域70によって構成されているそ
のベースが広げられていて、ポケットｎ（層３）とその
隣の部分（層７）との間における距離が増大しているの
で、第４図のNPN寄生ラテラル・トランジスタQP1の利得
は減少される。
のベースが広げられていて、ポケットｎ（層３）とその
隣の部分（層７）との間における距離が増大しているの
で、第４図のNPN寄生ラテラル・トランジスタQP1の利得
は減少される。
しかしながら、この場合には、保護層（第４図の層
３）を与える能動コンポーネントのポケットを包囲する
現出領域Ｐ（第４図の層70）上に、それらの隣接せるポ
ケット（第４図の層９）から分離するいくつかのコンタ
クトを挿入する必要がある。つまり、QP1ベースを形成
する領域70は分離層（第４図の層７及び70）と同じ電圧
にバイアスされているので、その絶縁層に向かって分散
されるいかなる電流もQP1に対するベース電流になる現
象は回避される。
３）を与える能動コンポーネントのポケットを包囲する
現出領域Ｐ（第４図の層70）上に、それらの隣接せるポ
ケット（第４図の層９）から分離するいくつかのコンタ
クトを挿入する必要がある。つまり、QP1ベースを形成
する領域70は分離層（第４図の層７及び70）と同じ電圧
にバイアスされているので、その絶縁層に向かって分散
されるいかなる電流もQP1に対するベース電流になる現
象は回避される。
ｎ型ポケット（３）に含まれ、Ｐ型領域（70）によっ
て包囲されている能動素子と、外側との間における金属
接続トラック、即ち金属ストリップの通路は除かれたま
まに置かれる。
て包囲されている能動素子と、外側との間における金属
接続トラック、即ち金属ストリップの通路は除かれたま
まに置かれる。
第１図は、誘導負荷で動作する電力装置と、電力装置に
対する制御装置と、本発明による保護装置とからなる回
路組立体全体を示す回路図である。第2a図、第2b図及び
第2c図は、線Ｘ−Ｘ及びＹ−Ｙに沿って合わせて単一の
図に合体されるようになっている。モノリシック集積技
術における上述した回路組立体の軸線方向の断面図であ
る。第３図は、モノリシック集積技術における同じ回路
組立体を上部より見た平面図である。第４図は第2b図の
部分断面図である。 D1……ダイオード、Ｌ……負荷、Q2〜Q6……トランジス
タ、R1〜R3……抵抗器、Z1,Z2……ツエナダイオード、4
0,70……遮蔽素子。
対する制御装置と、本発明による保護装置とからなる回
路組立体全体を示す回路図である。第2a図、第2b図及び
第2c図は、線Ｘ−Ｘ及びＹ−Ｙに沿って合わせて単一の
図に合体されるようになっている。モノリシック集積技
術における上述した回路組立体の軸線方向の断面図であ
る。第３図は、モノリシック集積技術における同じ回路
組立体を上部より見た平面図である。第４図は第2b図の
部分断面図である。 D1……ダイオード、Ｌ……負荷、Q2〜Q6……トランジス
タ、R1〜R3……抵抗器、Z1,Z2……ツエナダイオード、4
0,70……遮蔽素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セルジオ・パラーラ イタリア共和国、95021 アチカステッ ロ（カターニア）、フラツ・アチトレッ ツァ、ビア リボルノ、103 (56)参考文献 特開 昭61−189661（ＪＰ，Ａ) 特開 昭62−226654（ＪＰ，Ａ) 特開 昭52−36482（ＪＰ，Ａ) 特開 昭62−125659（ＪＰ，Ａ) 実開 昭55−35899（ＪＰ，Ｕ)
Claims (6)
- 【請求項１】誘導負荷（Ｌ）を駆動するための電力装置
（Q3,Q4）と、電力装置（Q3,Q4）のための制限装置（Q
2,Z1,Q5）とを含み、該制限装置（Q2,Z1,Q5）が、主と
して電源電圧（Vs）の負のインパルスに応動して非導通
する第１のトランジスタ（Q2）と、前記第１のトランジ
スタ（Q2）によって制御され、トランジスタ（Q3）のベ
ースに発生した負の電圧により非導通となった前記電力
装置（Q3,Q4）の再導通を制御するための第２のトラン
ジスタ（Q5）とによって構成された電圧制限回路を更に
含んでいるモノリシック集積回路における電源電圧の負
のインパルスに起因する寄生効果に対する保護装置にお
いて、電源電圧の前記負のインパルスに対する前記電圧
制限回路を形成する第１のトランジスタ（Q2）及び第２
のトランジスタ（Q5）の周囲を遮蔽する遮蔽素子（40,7
0）を備え、前記電圧制限回路の電圧リミッタ（Rc,Z1）
と前記電源電圧（Vs）との間に形成される寄生トランジ
スタ（QP1A,QP1B）を前記負のインパルスの影響がない
ように遮蔽することを特徴とする保護装置。 - 【請求項２】前記遮蔽素子が、前記電圧制限回路の能動
構成要素であるトランジスタ（Q2）及びツェナダイオー
ド（Z1）をすべて包囲し、第３のトランジスタ（Q6）を
介して前記電力装置（Q3,Q4）の共通コレクタの電位（V
c）に接続されている環状のポケット（40）を含んでい
ることを特徴とする請求項１記載の保護装置。 - 【請求項３】電圧リミッタ（Rc,Z1）の能動構成要素を
すべて包囲している前記環状のポケット（40）が分離層
（７及び70）と同じ電圧にバイアスされていることを特
徴とする請求項１記載の保護装置。 - 【請求項４】電圧リミッタ（Rc,Z1）の能動構成要素を
すべて包囲している前記環状のポケット（40）がバイア
スされていないことを特徴とする請求項１記載の保護装
置。 - 【請求項５】電圧リミッタ（Rc,Z1）の能像構成要素が
すべてｐ型領域（70）からなる前記遮蔽素子（40,70）
によって包囲されており、この領域の表面に沿って接地
接点が配置されていることを特徴とする請求項１記載の
保護装置。 - 【請求項６】前記ｐ型領域（70）により包囲されている
ｎ型ポケット（３）の内側に含まれる能動素子と外側と
の間の接続用金属ストリップの通路が、前記接地接点に
接していないことを特徴とする請求項５記載の保護装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21295A/89 | 1989-07-25 | ||
| IT8921295A IT1231541B (it) | 1989-07-25 | 1989-07-25 | Dispositivo di protezione contro gli effetti parassiti provocati da impulsi negativi di tensione di alimentazione in circuiti integrati monolitici includenti un dispositivo di potenza per il pilotaggio di un carico induttivo ed un dispositivo di controllo per detto dispositivo di potenza. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360039A JPH0360039A (ja) | 1991-03-15 |
| JP2704913B2 true JP2704913B2 (ja) | 1998-01-26 |
Family
ID=11179680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193202A Expired - Fee Related JP2704913B2 (ja) | 1989-07-25 | 1990-07-23 | 誘導負荷を駆動する電力装置及びこの電力装置のための制御装置を含むモノリシック集積回路における電源電圧の負のインパルスに起因する寄生効果に対する保護装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132866A (ja) |
| EP (1) | EP0410513A3 (ja) |
| JP (1) | JP2704913B2 (ja) |
| KR (1) | KR0181299B1 (ja) |
| IT (1) | IT1231541B (ja) |
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|---|---|---|---|---|
| EP0544048B1 (en) * | 1991-11-25 | 1997-06-18 | STMicroelectronics S.r.l. | Integrated bridge device optimising conduction power losses |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
| US5309076A (en) * | 1992-06-02 | 1994-05-03 | Nidec Corporation | Drive and control circuit for a brushless DC motor |
| US5475340A (en) * | 1994-05-23 | 1995-12-12 | Delco Electronics Corporation | Active biasing circuit for an epitaxial region in a fault-tolerant, vertical pnp output transistor |
| EP0703620B1 (en) * | 1994-09-21 | 2001-01-10 | STMicroelectronics S.r.l. | Circuit for preventing turn-on of parasitic components in integrated circuits including a power stage and low-voltage control circuitry |
| US5581432A (en) * | 1995-07-25 | 1996-12-03 | Motorola, Inc. | Clamp circuit and method for identifying a safe operating area |
| US8922962B2 (en) * | 2012-06-15 | 2014-12-30 | Allegro Microsystems, Llc | Method and apparatus to improve ESD robustness of power clamps |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3931634A (en) * | 1973-06-14 | 1976-01-06 | Rca Corporation | Junction-isolated monolithic integrated circuit device with means for preventing parasitic transistor action |
| FR2492165A1 (fr) * | 1980-05-14 | 1982-04-16 | Thomson Csf | Dispositif de protection contre les courants de fuite dans des circuits integres |
| US4499673A (en) * | 1983-03-07 | 1985-02-19 | Ford Motor Company | Reverse voltage clamp circuit |
| JPS62125659A (ja) * | 1985-11-26 | 1987-06-06 | Toshiba Corp | 入力保護回路 |
| IT1186110B (it) * | 1985-11-27 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo di protezione contro l'effetto filotante di transitori parassiti in circuiti integrati monolitici |
| JPH0691193B2 (ja) * | 1986-07-11 | 1994-11-14 | 株式会社日立マイコンシステム | 半導体装置 |
| US4679112A (en) * | 1986-07-31 | 1987-07-07 | General Motors Corporation | Transistor protection circuit for automotive motor control applications |
| KR910003489B1 (ko) * | 1987-10-02 | 1991-06-01 | 지이제루 기기 가부시기가이샤 | 구동회로 |
| EP0328905B1 (de) * | 1988-02-15 | 1994-06-29 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schutze einer integrierten Schaltung |
| US5051612A (en) * | 1989-02-10 | 1991-09-24 | Texas Instruments Incorporated | Prevention of parasitic mechanisms in junction isolated devices |
-
1989
- 1989-07-25 IT IT8921295A patent/IT1231541B/it active
-
1990
- 1990-07-10 KR KR1019900010376A patent/KR0181299B1/ko not_active IP Right Cessation
- 1990-07-17 US US07/553,455 patent/US5132866A/en not_active Expired - Lifetime
- 1990-07-18 EP EP19900201948 patent/EP0410513A3/en not_active Ceased
- 1990-07-23 JP JP2193202A patent/JP2704913B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| IT8921295A0 (it) | 1989-07-25 |
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| IT1231541B (it) | 1991-12-17 |
| KR0181299B1 (ko) | 1999-03-20 |
| EP0410513A2 (en) | 1991-01-30 |
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