JPS6029424B2 - 制御用計算機システム - Google Patents
制御用計算機システムInfo
- Publication number
- JPS6029424B2 JPS6029424B2 JP2829279A JP2829279A JPS6029424B2 JP S6029424 B2 JPS6029424 B2 JP S6029424B2 JP 2829279 A JP2829279 A JP 2829279A JP 2829279 A JP2829279 A JP 2829279A JP S6029424 B2 JPS6029424 B2 JP S6029424B2
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- JP
- Japan
- Prior art keywords
- cpu
- central processing
- processing unit
- data
- failure
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は、中央演算装置（以下ＣＰＵと称す）を複数台
使用した制御用計算機システムに関するものであり、特
に１台の上位ＣＰＵと複数台の下位ＣＰＵ間でデータの
受渡しを行なう制御用計算機システムに関するものであ
る。
使用した制御用計算機システムに関するものであり、特
に１台の上位ＣＰＵと複数台の下位ＣＰＵ間でデータの
受渡しを行なう制御用計算機システムに関するものであ
る。
多くの信号を入力させその入力に対して何らかの処置を
しその結果を出力する制御用計算機システムにおいて、
１台のＣＰＵにて処理させるにはそのＣＰＵの処理速度
が問題になる。
しその結果を出力する制御用計算機システムにおいて、
１台のＣＰＵにて処理させるにはそのＣＰＵの処理速度
が問題になる。
従って複数台のＣＰＵを使用し互いのＣＰＵ間でデータ
のやりとりをおこなって、制御用計算機システムを構成
させる方が処理速度を考える上では好ましい。ところが
ＣＰＵ間のデータの受渡しの方法によってその制御用計
算機システム全体の処理スピードが異なってくる。特に
上位ＣＰＵに複数台の下位ＣＰＵが接続されている場合
、上位ＣＰＵは全ての下位ＣＰＵから送られてくるデー
タを処理すると共に、下位ＣＰＵに必要なデータを渡さ
なければならず、下位ＣＰＵが数多く接続されていて、
データ処理速度の遅いＣＰＵがあると、それに伴って上
位ＣＰＵの処理速度も遅くなってしまう。本発明の目的
は、上位ＣＰ川こ接続される下位ＣＰＵが複数台に及び
、上位ＣＰＵと下位ＣＰＵ、又は下位ＣＰＵ毎のデータ
処理速度が異なる場合に上位ＣＰＵの処理速度の向上及
びデータ入出力方法の簡素化をはかり、又下位ＣＰＵに
おいても、或る下位ＣＰＵのデータ処理の渋帯が、他の
下位ＣＰ川こ影響を及ぼさない様にすることが可能な制
御用計算機システムを提供することにある。以下本発明
の一実施例を図面を参照して説明する。第１図は本発明
の一実施例の故障表示装置の構成図で、上位ＣＰＵグル
ープ１には、上位ＣＰＵグループ１のアドレスノゞスＡ
一ＢＵＳ、データノゞスＤ−ＢＵＳを介し、下位ＣＰＵ
一Ａグループ２Ａ、下位ＣＰＵ−Ｂグループ２Ｂ、・・
・・・・下位ＣＰＵ−Ｎグループ２Ｎが接続されていて
、更に上位ＣＰＵグループ１から他のシステムへのデー
タを伝送するためのデータ伝送装置３が接続されている
。第１図における上位ＣＰＵグループ１と複数の下位Ｃ
ＰＵグループの内上位ＣＰＵグループーと下位ＣＰＵ−
Ａグループ２Ａとの構成の詳細を第２図に示す。上位Ｃ
ＰＵグループ１は、上位ＣＰＵ５、リードオンメモリ（
以下ＲＯＭと称す）７、ランダムアクセスメモリ（以下
ＲＡＭと称す）８、各下位ＣＰＵグループ２Ａ〜２Ｎに
対し一時停止信号を出力するためのラツチ機能をもった
ディジタル出力装置（以下ＤＯと称す）６、下位ＣＰＵ
グループ２Ａ〜２Ｎからの故障発生信号を入力するため
のディジタル入力装置（以下ＤＩと称す）４とで構成さ
れ、いずれも上位ＣＰＵグループーのアドレスバスＡ一
ＢＵＳ、データバスＤ−ＢＵＳを介して接続されている
。又下位ＣＰＵ−Ａグループ２Ａとデータの出力をおこ
なうためアドレスバスＡ−ＢＵＳ、データバスＤ−ＢＵ
Ｓとそれぞれアドレスバス切換ゲート１３Ａ、データバ
ス切襖ゲート１４Ａを接続する。又、下位ＣＰＵ−Ａグ
ループ２Ａには、下位ＣＰＵ１５ＡのアドレスバスＡ−
ＢＵＳＡ、データバスＤ−ＢＵＳＡを介し、ＲＯＭ１６
Ａ、下位ＣＰＵ１５Ａ専用のＲＡＭ１７Ａ、故障復帰信
号２０Ａ−Ｒ及び故障信号２０Ａ−１〜２０Ａ−１０を
入力するＯｉｌ８Ａ、故障の発生を表示する表示ランプ
２１Ａ−１〜２１Ａ−１０、２１Ａ−Ｆへ出力するラッ
チ機能をもったＤＯＩ９Ａ、故障が発生したことを上位
ＣＰＵグループ１へ出力するＤＯＩＩＡ、及び上位ＣＰ
Ｕグループ１とデータの入出力をおこなうためのアドレ
スバス切換ゲート１３Ａとデータバス切換ゲート１４Ａ
が接続されている。又、アドレスバス切換ゲート１３Ａ
を通して、アドレスバスが、データバス切換ゲート１４
Ａを通してデータバスが共通ＲＡＭ１２Ａに接続されて
いる。以上の構成において、下位ＣＰＵ−Ａ１ ５Ａは
ＲＯＭ１６Ａに格納されているプログラムに従い、第３
図のようなブロック図にてローカルらの故障信号２０Ａ
−１〜２０Ａ−１０の状態をＤＩ１８Ａから入力し、新
規故障が発生したかを判定する。
のやりとりをおこなって、制御用計算機システムを構成
させる方が処理速度を考える上では好ましい。ところが
ＣＰＵ間のデータの受渡しの方法によってその制御用計
算機システム全体の処理スピードが異なってくる。特に
上位ＣＰＵに複数台の下位ＣＰＵが接続されている場合
、上位ＣＰＵは全ての下位ＣＰＵから送られてくるデー
タを処理すると共に、下位ＣＰＵに必要なデータを渡さ
なければならず、下位ＣＰＵが数多く接続されていて、
データ処理速度の遅いＣＰＵがあると、それに伴って上
位ＣＰＵの処理速度も遅くなってしまう。本発明の目的
は、上位ＣＰ川こ接続される下位ＣＰＵが複数台に及び
、上位ＣＰＵと下位ＣＰＵ、又は下位ＣＰＵ毎のデータ
処理速度が異なる場合に上位ＣＰＵの処理速度の向上及
びデータ入出力方法の簡素化をはかり、又下位ＣＰＵに
おいても、或る下位ＣＰＵのデータ処理の渋帯が、他の
下位ＣＰ川こ影響を及ぼさない様にすることが可能な制
御用計算機システムを提供することにある。以下本発明
の一実施例を図面を参照して説明する。第１図は本発明
の一実施例の故障表示装置の構成図で、上位ＣＰＵグル
ープ１には、上位ＣＰＵグループ１のアドレスノゞスＡ
一ＢＵＳ、データノゞスＤ−ＢＵＳを介し、下位ＣＰＵ
一Ａグループ２Ａ、下位ＣＰＵ−Ｂグループ２Ｂ、・・
・・・・下位ＣＰＵ−Ｎグループ２Ｎが接続されていて
、更に上位ＣＰＵグループ１から他のシステムへのデー
タを伝送するためのデータ伝送装置３が接続されている
。第１図における上位ＣＰＵグループ１と複数の下位Ｃ
ＰＵグループの内上位ＣＰＵグループーと下位ＣＰＵ−
Ａグループ２Ａとの構成の詳細を第２図に示す。上位Ｃ
ＰＵグループ１は、上位ＣＰＵ５、リードオンメモリ（
以下ＲＯＭと称す）７、ランダムアクセスメモリ（以下
ＲＡＭと称す）８、各下位ＣＰＵグループ２Ａ〜２Ｎに
対し一時停止信号を出力するためのラツチ機能をもった
ディジタル出力装置（以下ＤＯと称す）６、下位ＣＰＵ
グループ２Ａ〜２Ｎからの故障発生信号を入力するため
のディジタル入力装置（以下ＤＩと称す）４とで構成さ
れ、いずれも上位ＣＰＵグループーのアドレスバスＡ一
ＢＵＳ、データバスＤ−ＢＵＳを介して接続されている
。又下位ＣＰＵ−Ａグループ２Ａとデータの出力をおこ
なうためアドレスバスＡ−ＢＵＳ、データバスＤ−ＢＵ
Ｓとそれぞれアドレスバス切換ゲート１３Ａ、データバ
ス切襖ゲート１４Ａを接続する。又、下位ＣＰＵ−Ａグ
ループ２Ａには、下位ＣＰＵ１５ＡのアドレスバスＡ−
ＢＵＳＡ、データバスＤ−ＢＵＳＡを介し、ＲＯＭ１６
Ａ、下位ＣＰＵ１５Ａ専用のＲＡＭ１７Ａ、故障復帰信
号２０Ａ−Ｒ及び故障信号２０Ａ−１〜２０Ａ−１０を
入力するＯｉｌ８Ａ、故障の発生を表示する表示ランプ
２１Ａ−１〜２１Ａ−１０、２１Ａ−Ｆへ出力するラッ
チ機能をもったＤＯＩ９Ａ、故障が発生したことを上位
ＣＰＵグループ１へ出力するＤＯＩＩＡ、及び上位ＣＰ
Ｕグループ１とデータの入出力をおこなうためのアドレ
スバス切換ゲート１３Ａとデータバス切換ゲート１４Ａ
が接続されている。又、アドレスバス切換ゲート１３Ａ
を通して、アドレスバスが、データバス切換ゲート１４
Ａを通してデータバスが共通ＲＡＭ１２Ａに接続されて
いる。以上の構成において、下位ＣＰＵ−Ａ１ ５Ａは
ＲＯＭ１６Ａに格納されているプログラムに従い、第３
図のようなブロック図にてローカルらの故障信号２０Ａ
−１〜２０Ａ−１０の状態をＤＩ１８Ａから入力し、新
規故障が発生したかを判定する。
（ステップ３１）今、例えばある機器に故障が発生し、
この機器に該当する故障信号２０Ａ−１が動作すると、
下位ＣＰＵ−Ａ１５Ａは、新規故障をＤＩ１８Ａより入
力し、第５図で示した共通ＲＡＭ１２Ａの故障エリアの
該当ビットであるアドレスＡの０ビット目を“１”にす
る。（ステップ３２）（ここで共通ＲＡＭ１２Ａは４ビ
ットで構成されており、共通ＲＡＭ１２Ａの故障エリア
のアドレスＡの０〜３ビットはそれぞれ故障信号２０Ａ
−１〜２０Ａ−４の状態を、アドレスＢの０〜３ビット
はそれぞれ故障信号２０Ａ−５〜２０Ａ−８の状態を、
アドレスＣの０，１ビットはそれぞれ故障信号２０Ａ−
９，２０Ａ−１０の状態を示し、それぞれ故障の状態を
“１”、正常の状態を“０”で表わすように決めておく
。）又同様に専用ＲＡＭ１７Ａの表示エリアの該当ビッ
トを“１”にする（ステップ３３）続いて専用ＲＡＭ１
７Ａの表示エリアのデータをラッチ機能をもったＤＯ
Ｉ９Ａに出力し該当表示ランプ２１Ａ−１を点灯させる
。（ステップ３４）すると操作員はこの表示ランプ２１
Ａ−１が点灯したことにより該当機器に故障が発生した
ことを知ることができる。そして、下位ＣＰＵ−Ａは、
ＤＯＩ ＩＡから故障発生信号をＤ１４に出力し、上位
ＣＰＵ５に新規故障が発生したことを知らせる。（ステ
ップ３５）ここで上位ＣＰＵ５はＲＯＭ７に格納されて
いるプログラムに従い、第４図の様なブロック図に従い
Ｄ１４から各下位ＣＰＵグループ２Ａ〜２Ｎに新規故障
が発生したかを判定している。
この機器に該当する故障信号２０Ａ−１が動作すると、
下位ＣＰＵ−Ａ１５Ａは、新規故障をＤＩ１８Ａより入
力し、第５図で示した共通ＲＡＭ１２Ａの故障エリアの
該当ビットであるアドレスＡの０ビット目を“１”にす
る。（ステップ３２）（ここで共通ＲＡＭ１２Ａは４ビ
ットで構成されており、共通ＲＡＭ１２Ａの故障エリア
のアドレスＡの０〜３ビットはそれぞれ故障信号２０Ａ
−１〜２０Ａ−４の状態を、アドレスＢの０〜３ビット
はそれぞれ故障信号２０Ａ−５〜２０Ａ−８の状態を、
アドレスＣの０，１ビットはそれぞれ故障信号２０Ａ−
９，２０Ａ−１０の状態を示し、それぞれ故障の状態を
“１”、正常の状態を“０”で表わすように決めておく
。）又同様に専用ＲＡＭ１７Ａの表示エリアの該当ビッ
トを“１”にする（ステップ３３）続いて専用ＲＡＭ１
７Ａの表示エリアのデータをラッチ機能をもったＤＯ
Ｉ９Ａに出力し該当表示ランプ２１Ａ−１を点灯させる
。（ステップ３４）すると操作員はこの表示ランプ２１
Ａ−１が点灯したことにより該当機器に故障が発生した
ことを知ることができる。そして、下位ＣＰＵ−Ａは、
ＤＯＩ ＩＡから故障発生信号をＤ１４に出力し、上位
ＣＰＵ５に新規故障が発生したことを知らせる。（ステ
ップ３５）ここで上位ＣＰＵ５はＲＯＭ７に格納されて
いるプログラムに従い、第４図の様なブロック図に従い
Ｄ１４から各下位ＣＰＵグループ２Ａ〜２Ｎに新規故障
が発生したかを判定している。
ここで下位ＣＰＵ−Ａグループ２Ａが新規故障発生信号
をＤＯＩ ＩＡから出力すると、上位ＣＰＵグループ１
はＤ１４から入力し、上位ＣＰＵ５は下位ＣＰＵ−Ａグ
ループ２Ａに新規故障が発生したことを知る。（ステッ
プ４１）、すると上位ＣＰＵ５は、下位ＣＰＵ−Ａグル
ープ２Ａからデータを入力するため、ラッチ機能のある
Ｄ０６からアドレスバス切換ゲート１３Ａ及びデータバ
ス切換ゲート１４Ａにゲート切換信号を出力し、共通Ｒ
ＡＭ１ ２Ａを上位ＣＰＵ５のアドレスバスＡ−ＢＵＳ
及びデータバスＤ−ＢＵＳに接続する。これと同時に下
位ＣＰＵ−ＡＩ５Ａの動作を一時停止させるため、下位
ＣＰＵ−Ａ１ ５Ａにホールド信号を出す。（ステツプ
４２）そして共通ＲＡＭ１２Ａの故障エリアに格納され
ている故障データをアドレスＡからＢ，Ｃの順にアドレ
スに対応したデータをＲＡＭ８に呼込む。（ステップ４
３）又上位ＣＰＵ５は、下位ＣＰＵ一Ａグループ２Ａ以
外からの故障データの有無により、下位ＣＰＵ−Ａグル
ープ２Ａの表示ランプ２１Ａ−Ｆを点灯する必要がある
かを決めておく。つまり例えば下位ＣＰＵ−Ａグループ
２Ａの故障信号２０Ａ−１と、下位ＣＰＵ−Ｃグループ
２Ｃの故障信号２０Ｃ−４が同時に発生した場合は、そ
れぞれの該当表示ランプ２１Ａ−１，２１Ｃ−４を点灯
させるのはもとより、下位ＣＰＵ−Ａグループ２Ａの表
示ランプ２１Ａ−Ｆも点灯させる必要があるか、あらか
じめ決められている。この決められた方式に従って判定
し、下位ＣＰＵ−Ａグループへの出力データを共通ＲＡ
Ｍ１２Ａの故障エリアの該当ビットを“１”にする。（
ステップ４４）（共通ＲＡＭ１ ２ＡのアドレスＤの３
ビット目をこの場合の該当ビットとして決めておくと、
アドレスＤの３ビットが“１”になる。）以上で上位Ｃ
ＰＵグループ１と下位ＣＰＵ−Ａグループ２Ａとのデー
タの入出力は終了したため、上位ＣＰＵ５はＤ０６から
下位ＣＰＵ−Ａグループ２Ａへのゲート切換信号をリセ
ットする。（ステップ４５）とすると、共通ＲＡＭ１２
Ａは、下位ＣＰＵ−ＡＩ５ＡのアドレスバスＡ−ＢＵＳ
ＡとデータバスＤ−ＢＵＳＡが接続され、下位ＣＰＵ−
Ａ１５Ａはホールドから解除され正常な動作となる。そ
して上位ＣＰＵ５は、データ伝送処理等の通常の処理を
おこなう。（ステップ４６）上位ＣＰＵ５はこれらのプ
ログラムをサィクリックに繰り返す。ここで第３図にも
どり下位ＣＰＵ−Ａ１５Ａは、正常に動作を開始し、上
位ＣＰＵ５から入力したデータから、新しく表示出力を
する必要があるか判定する。
をＤＯＩ ＩＡから出力すると、上位ＣＰＵグループ１
はＤ１４から入力し、上位ＣＰＵ５は下位ＣＰＵ−Ａグ
ループ２Ａに新規故障が発生したことを知る。（ステッ
プ４１）、すると上位ＣＰＵ５は、下位ＣＰＵ−Ａグル
ープ２Ａからデータを入力するため、ラッチ機能のある
Ｄ０６からアドレスバス切換ゲート１３Ａ及びデータバ
ス切換ゲート１４Ａにゲート切換信号を出力し、共通Ｒ
ＡＭ１ ２Ａを上位ＣＰＵ５のアドレスバスＡ−ＢＵＳ
及びデータバスＤ−ＢＵＳに接続する。これと同時に下
位ＣＰＵ−ＡＩ５Ａの動作を一時停止させるため、下位
ＣＰＵ−Ａ１ ５Ａにホールド信号を出す。（ステツプ
４２）そして共通ＲＡＭ１２Ａの故障エリアに格納され
ている故障データをアドレスＡからＢ，Ｃの順にアドレ
スに対応したデータをＲＡＭ８に呼込む。（ステップ４
３）又上位ＣＰＵ５は、下位ＣＰＵ一Ａグループ２Ａ以
外からの故障データの有無により、下位ＣＰＵ−Ａグル
ープ２Ａの表示ランプ２１Ａ−Ｆを点灯する必要がある
かを決めておく。つまり例えば下位ＣＰＵ−Ａグループ
２Ａの故障信号２０Ａ−１と、下位ＣＰＵ−Ｃグループ
２Ｃの故障信号２０Ｃ−４が同時に発生した場合は、そ
れぞれの該当表示ランプ２１Ａ−１，２１Ｃ−４を点灯
させるのはもとより、下位ＣＰＵ−Ａグループ２Ａの表
示ランプ２１Ａ−Ｆも点灯させる必要があるか、あらか
じめ決められている。この決められた方式に従って判定
し、下位ＣＰＵ−Ａグループへの出力データを共通ＲＡ
Ｍ１２Ａの故障エリアの該当ビットを“１”にする。（
ステップ４４）（共通ＲＡＭ１ ２ＡのアドレスＤの３
ビット目をこの場合の該当ビットとして決めておくと、
アドレスＤの３ビットが“１”になる。）以上で上位Ｃ
ＰＵグループ１と下位ＣＰＵ−Ａグループ２Ａとのデー
タの入出力は終了したため、上位ＣＰＵ５はＤ０６から
下位ＣＰＵ−Ａグループ２Ａへのゲート切換信号をリセ
ットする。（ステップ４５）とすると、共通ＲＡＭ１２
Ａは、下位ＣＰＵ−ＡＩ５ＡのアドレスバスＡ−ＢＵＳ
ＡとデータバスＤ−ＢＵＳＡが接続され、下位ＣＰＵ−
Ａ１５Ａはホールドから解除され正常な動作となる。そ
して上位ＣＰＵ５は、データ伝送処理等の通常の処理を
おこなう。（ステップ４６）上位ＣＰＵ５はこれらのプ
ログラムをサィクリックに繰り返す。ここで第３図にも
どり下位ＣＰＵ−Ａ１５Ａは、正常に動作を開始し、上
位ＣＰＵ５から入力したデータから、新しく表示出力を
する必要があるか判定する。
（ステップ３６）この場合共通ＲＡＭ１２Ａの故障エリ
アのアドレスＤの３ビットが“１”のため専用ＲＡＭ１
７Ａの表示エリアの該当ビットを“１”にする。（ステ
ップ３７）続いて専用ＲＡＭ１７Ａの表示エリアのデー
タをラッチ機能をもったＤＯＩ９Ａを通し該当表示ラン
プ２１Ａ−Ｆを点灯させる。（ステップ３８）すると操
作員はこの表示ランプ２１Ａ−Ｆが点灯したことにより
関連機器も故障していることを知ることができる。操作
員が故障原因を調べて故障を回復させ故障復帰信号２０
Ａ−Ｒを入力させることにより、（ステップ３９）共通
ＲＡＭ１２Ａの故障エリア及び専用ＲＡＭ１ ７Ａの表
示エリアを全てクリアする。（ステップ４０）下位ＣＰ
Ｕ−Ａ１５Ａは以上のプログラムをサィクリツクに繰り
返す。以上の一実施例において下位ＣＰＵ−Ａグループ
２Ａの表示ランプ２１Ａ−Ｆには他の下位ＣＰＵグルー
プの故障を一括して表示する場合について説明したが、
他の下位ＣＰＵグループ毎にその故障を表示する表示ラ
ンプを設けて表示することも可能である。
アのアドレスＤの３ビットが“１”のため専用ＲＡＭ１
７Ａの表示エリアの該当ビットを“１”にする。（ステ
ップ３７）続いて専用ＲＡＭ１７Ａの表示エリアのデー
タをラッチ機能をもったＤＯＩ９Ａを通し該当表示ラン
プ２１Ａ−Ｆを点灯させる。（ステップ３８）すると操
作員はこの表示ランプ２１Ａ−Ｆが点灯したことにより
関連機器も故障していることを知ることができる。操作
員が故障原因を調べて故障を回復させ故障復帰信号２０
Ａ−Ｒを入力させることにより、（ステップ３９）共通
ＲＡＭ１２Ａの故障エリア及び専用ＲＡＭ１ ７Ａの表
示エリアを全てクリアする。（ステップ４０）下位ＣＰ
Ｕ−Ａ１５Ａは以上のプログラムをサィクリツクに繰り
返す。以上の一実施例において下位ＣＰＵ−Ａグループ
２Ａの表示ランプ２１Ａ−Ｆには他の下位ＣＰＵグルー
プの故障を一括して表示する場合について説明したが、
他の下位ＣＰＵグループ毎にその故障を表示する表示ラ
ンプを設けて表示することも可能である。
また下位ＣＰＵグループの共通ＲＡＭに故障信号のデー
タを格納する場合について説明したが、本発明はこれに
限定されることなく各機器の状態量例えばアナログ信号
ならばＡ／Ｄ変換してＤＩに入力することにより各機器
の状態量を共通ＲＡＭに格納することもできる。
タを格納する場合について説明したが、本発明はこれに
限定されることなく各機器の状態量例えばアナログ信号
ならばＡ／Ｄ変換してＤＩに入力することにより各機器
の状態量を共通ＲＡＭに格納することもできる。
この場合上位ＣＰＵは必要な機器の状態量を下位ＣＰＵ
グループの共通ＲＡＭとの間で受け渡しすることができ
る。以上説明した様に、本発明によれば、上位ＣＰＵと
下位ＣＰＵの間に共用する共通ＲＡＭをもたせ、この共
通ＲＡＭこ上位ＣＰＵと下位ＣＰＵのアドレスバス、デ
ータバスを切換ゲートを介して接続させ、各下位ＣＰＵ
が上位ＣＰＵへデータを授受したい時のみ、共通ＲＡＭ
にデータを整えて上位ＣＰＵもこ準備完了の信号を出力
することにより、上位ＣＰＵは無駄なデータを授受する
ことがなく、必要な時にのみデータを入力し、そのデー
タに対して必要なデータを出力させることができ、上位
ＣＰＵが全てのデータを判定する方法に比較して処理速
度が大中に向上する。
グループの共通ＲＡＭとの間で受け渡しすることができ
る。以上説明した様に、本発明によれば、上位ＣＰＵと
下位ＣＰＵの間に共用する共通ＲＡＭをもたせ、この共
通ＲＡＭこ上位ＣＰＵと下位ＣＰＵのアドレスバス、デ
ータバスを切換ゲートを介して接続させ、各下位ＣＰＵ
が上位ＣＰＵへデータを授受したい時のみ、共通ＲＡＭ
にデータを整えて上位ＣＰＵもこ準備完了の信号を出力
することにより、上位ＣＰＵは無駄なデータを授受する
ことがなく、必要な時にのみデータを入力し、そのデー
タに対して必要なデータを出力させることができ、上位
ＣＰＵが全てのデータを判定する方法に比較して処理速
度が大中に向上する。
又、下位ＣＰＵごとに独立しているため或る下位ＣＰＵ
のデータ処理に渋帯が発生しても、他の下位ＣＰＵに影
響を与えることないため信頼性も向上する。そして下位
ＣＰＵがある範囲を常時監視し、上位ＣＰＵが下位ＣＰ
Ｕを一括管理する方式がとれるため、システムの管理に
有効である。
のデータ処理に渋帯が発生しても、他の下位ＣＰＵに影
響を与えることないため信頼性も向上する。そして下位
ＣＰＵがある範囲を常時監視し、上位ＣＰＵが下位ＣＰ
Ｕを一括管理する方式がとれるため、システムの管理に
有効である。
第１図は、本発明の一実施例の構成図、第２図は第１図
における一実施例の詳細を示す図、第３図は下位ＣＰＵ
の機能を示すブロック図、第４図は上位ＣＰＵの機能を
示すブロック図、第５図は共通ＲＡＭの故障エリアのデ
ータを示す図である。 １・・・上位ＣＰＵグループ、２Ａ〜２Ｎ・・・下位Ｃ
ＰＵＡ〜Ｎグループ、３・・・データ伝送装置、４，１
８Ａ…ディジタル入力装置（ＤＩ）、５…上位ＣＰＵ、
６，１１Ａ，１９Ａ・・・ディジタル出力装置（ＤＯ）
、７，１ ６Ａ…ＩＪ−ドオンメモリ（ＲＯＭ）、８・
・・ラ ンダムアクセスメモリ（ＲＡＭ）、１２Ａ・・
・共通ＲＡＭ、１３Ａ・・・アドレスバス切換ゲート、
１４Ａ・・・データバス切換ゲ−ト、１５Ａ・・・下位
ＣＰＵ−Ａ、１ ７Ａ・・・専用ＲＡＭ、２０Ａ−Ｒ・
・・故障復帰信号、２０，Ａ−１〜２０Ａ−１０…故障
信号、２１Ａ−１」２，Ａ−１０・・・表示ランプ、２
１Ａ−Ｆ・・・表示ランプ、Ａ一ＢＵＳ，Ａ一ＢＵＳＡ
・・・アドレスノゞス、Ｄ−ＢＵＳ，Ｄ−ＢＵＳＡ…デ
ータノゞス。 第１図 第４図 第２図 第３図 第５図
における一実施例の詳細を示す図、第３図は下位ＣＰＵ
の機能を示すブロック図、第４図は上位ＣＰＵの機能を
示すブロック図、第５図は共通ＲＡＭの故障エリアのデ
ータを示す図である。 １・・・上位ＣＰＵグループ、２Ａ〜２Ｎ・・・下位Ｃ
ＰＵＡ〜Ｎグループ、３・・・データ伝送装置、４，１
８Ａ…ディジタル入力装置（ＤＩ）、５…上位ＣＰＵ、
６，１１Ａ，１９Ａ・・・ディジタル出力装置（ＤＯ）
、７，１ ６Ａ…ＩＪ−ドオンメモリ（ＲＯＭ）、８・
・・ラ ンダムアクセスメモリ（ＲＡＭ）、１２Ａ・・
・共通ＲＡＭ、１３Ａ・・・アドレスバス切換ゲート、
１４Ａ・・・データバス切換ゲ−ト、１５Ａ・・・下位
ＣＰＵ−Ａ、１ ７Ａ・・・専用ＲＡＭ、２０Ａ−Ｒ・
・・故障復帰信号、２０，Ａ−１〜２０Ａ−１０…故障
信号、２１Ａ−１」２，Ａ−１０・・・表示ランプ、２
１Ａ−Ｆ・・・表示ランプ、Ａ一ＢＵＳ，Ａ一ＢＵＳＡ
・・・アドレスノゞス、Ｄ−ＢＵＳ，Ｄ−ＢＵＳＡ…デ
ータノゞス。 第１図 第４図 第２図 第３図 第５図
Claims (1)
- １ 上位中央演算装置と複数の下位中央演算装置とを具
備し、前記上位中央演算装置と前記下位中央演算装置と
の間でデータの授受を行なう制御用計算機システムにお
いて、前記下位中央演算装置ごとに前記上位中央演算装
置と該下位中央演算装置と共用する共通ランダムアクセ
スメモリを設けると共に、前記各下位中央演算装置は、
ローカルから入力されるデータを上記共通ランダムアク
セスメモリに書き込みかつ上位中央演算装置に状態変化
発生信号を出力する手段と、上記共通ランダムアクセス
メモリの内容を取り込んで処理する手段とを有し、また
前記上位中央演算装置は、下位中央演算装置からの状態
変化発生信号を入力することにより該当する下位中央演
算装置にその動作を停止させるホールド信号を出力する
と共に前記該当する共通ランダムアクセスメモリを上位
中央演算装置側に切換える手段と、この切換えられた共
通ランダムアクセスメモリとの間でデータの授受を行う
手段と、このデータ授受後に上記該当する下位中央演算
装置へのホールド信号を解除すると共に上記共通ランダ
ムアクセスメモリを該当する下位中央演算装置側に切換
える手段とを有することを特徴とする制御用計算機シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2829279A JPS6029424B2 (ja) | 1979-03-13 | 1979-03-13 | 制御用計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2829279A JPS6029424B2 (ja) | 1979-03-13 | 1979-03-13 | 制御用計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55121567A JPS55121567A (en) | 1980-09-18 |
| JPS6029424B2 true JPS6029424B2 (ja) | 1985-07-10 |
Family
ID=12244530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2829279A Expired JPS6029424B2 (ja) | 1979-03-13 | 1979-03-13 | 制御用計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029424B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292059A (ja) * | 1985-10-18 | 1987-04-27 | Fanuc Ltd | マルチプロセツサシステム |
-
1979
- 1979-03-13 JP JP2829279A patent/JPS6029424B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55121567A (en) | 1980-09-18 |
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