JPS6029032A - Ａｇｃ付きａｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （利用分野） 本発明はＡＧＣ付きＡＤコンバータに関するものであり
、特に高速度かり高精度ＫＭ衰率を設定することのでき
るＡＧＣ付きＡＤコンバータに関するものである。

（従来技術） 第１図は従来のデジタル信号処理罠よるファクシミリ受
信装置に用いられるＡＧＣ付きＡＤコンバータのブロッ
ク図である。

受信されたアナログ信号は、増幅器口において増幅され
た後、ＡＤコンバータ１２に供給される。ＡＤコンバー
タ１２においてデジタル化された出力（被変調波のデジ
タル信号）は、デジタル省調器１３において、公知の手
法によって復調され、２値信号データとして、情報再生
または印字のために用いられる。

その際、受信信号のレベルは一定ではなく、変動するこ
とが多いので、ＡＤコンバータ１２の入力信号レベルを
安定化するために、モード選択切換スイッチ１４および
ＡＧＣ回路＋５が設けられる。モード選択切換スイッチ
＋４は、受信モードとＡＧＣ設定モードを切換える働き
をする。

例えば、ファクシミリ信号の６負の先頭に設けられるラ
イン同期信号受信期間においては、モード選択切換スイ
ッチ１４はＡＤコンバータＩ２の側からＡＧＣ回路１５
の側へ切換えられ、前記増幅器口の増幅度を設定するＡ
ＧＣ設定モードで動作する。一方、前記以外の情報信号
受信期間においては、モード選択切換スイッチ１４がＡ
Ｄコンバータ１２の側に接続され、受信信号なＡＤコン
バータＩ２に供給する。

また、よく知られているように、ＡＧＣ回路１５は、Ａ
ＧＣ設定モードにおいて、増幅器１１の出力レベルを基
準値と比較し、出力レベルの基準値からの偏差に応じて
増幅器１１の増幅度（または、増幅器１１の前または後
に配置されたアッテネータの減衰率）を制御し、ＡＤコ
ンバータ１２の入力レベルが一定になるようＫするもの
である。

明らかなように、第１図の従来例では、ＡＧＣ回路１５
がアナログ回路部分に配置されているため、 （１）受信信号のレベル変動に対する応答が遅い。

すなわち、受信信号レベルが変動した場合、増幅ＩＮ　
の出力レベルが安定化するまでの時間が長く、シたがっ
て、ＡＤコンバータ１２の入力レベルが変動し、復調デ
ータが歪んで受信画像の品質劣化を生じ易い、 （２）　設定の精度が低い、 （３）温度・時間等による変動が大きい、等の欠点があ
った。

この欠点を改善するために、ＡＧＣ回路１５の応答速度
を速（すると、ノイズなどに応答し、憤訓データに歪を
生じて再生画像の忠実度が低下するという別の欠点を生
ずるようになる。

（目　的） 本発明は前述の欠点を除去するためになされたものであ
り、その目的は、高速度かつ高精度に減衰率を設定する
ことのできるＡ　Ｇ　Ｃ＋ｊぎコンバータを提供するこ
とにある。

（概　要） 前記の目的を達成するために、本発明は増幅器Ｈにプロ
グラマブルアッテネータを設け、予定の一定レベル信号
が受信されている期間に（ＡＧＣ設定モードにおいて）
、ＡＤコンバータのデジタル出力を基準値と比較し、前
記デジタル出力が基準値に事実上等しくなるように、プ
ログラマブルアッテネータ＋７の減衰率を設定するよう
に構成した点に％徴がある。

また、本発明は、前記プログラマブルアッテネータ１７
の減衰率設定のためのデジタル出力と基準値との比較を
、デジタル値の最上位ビットから最下位ビットへと、順
次に１ピツトずつ実行するようにした点に特徴がある。

（実施例） 以下に、図面を参照して、本発明の詳細な説明する。

第２図は本発明の一実施例のブロック図である。

なお、同図において、第１図と同一の符号は、同一また
は同等部分をあられしている。

ＡＧＣ設定モードのときに受信されたアナログ信号は、
プログラマブルアッテネータ１７において所定の減衰を
受けた後、増幅器口に供給される。このとき、モード選
択切換スイッチ１４はピークホールド回路１８の側へ切
換えられている。

それ故に、増幅器Ｈの出力はピークホールド回路１８に
供給され、ピーク値がボールドされる。

ホールドされたピーク値は、モード選択切換回路スイッ
チ１４を介してＡＤコンバータＩ２に加えられ、そこで
ｍビットのデジタル値に変換される。

ＡＤコンバータ１２のデジタル出力は、ＰＡ（プログラ
マブルアッテネータ）設定信号発生回路１９に供給され
る。ＰＡＡ定信号発生回路１９は、後で詳述するように
、前記ｍビットデジタル出力の基準値からのずれに応じ
て、ｎビットのＰＡ設定信号ＰＡＳを演算し、出力する
。

そして、前記ＰＡＡ定信号ＰＡＳによって、ＡＤコンバ
ータ１２のデジタル出力−すなわち、その入力アナログ
信号レベルが予定の一定値になるよ５Ｋ、プログラマブ
ルアッテネータ１７の減衰率が設定される。

第５図は本発明の実施に好適な増幅器１１およびプログ
ラマブルアッテネータ１７の一例を示すブロック図であ
る。

増幅器口は演算増幅器１１ａを含み、その反転入力端子
は抵抗＋１ｃを介して接地され、前記反転入力端子と演
算増幅器１１ａの出力端子の間には帰還抵抗１１ｂが接
続される。

プログラマブルアッテネータ１７は、受信アナログ信号
の入力端子と前記演算増幅器Ｈａの非反転入力端子との
間に接続された抵抗Ｒ９および前記演算増幅器１１ａの
非反転入力端子と接地との間に並列接続されたｎ個の抵
抗Ｉｔ−０，Ｒ−１゜−＝　Ｒ−（ｎ　−２）　、Ｒ−
（ｎ　−１）を含んでいる。

そして、前記各抵抗Ｒ−０，〜Ｒ−（ｎ−１）と接地と
の間には、それぞれ対応するスイッチＳ−０−８−（ｎ
−１）が挿入されている。また、前記各スイッチＳ　−
０〜Ｓ　−（ｎ　−１）は、ＰＡＡ定信号発生回路１９
のｎビット出力の各ビットに対応しており、対応ビット
が１０１　か１１′かに応じてオン・オフされる。

明らかなように、抵抗Ｒとその他のｎ個の抵抗Ｒ−０〜
Ｒ−（ｎ−１）とは分圧抵抗回路（すなわち、アッテネ
ータ回路）を構成している。それ故に、ＰＡ設設定信号
発註回路１９ｎビット出力に応じて、前記各スイッチが
オン・オフされるのに伴ない、演算増幅器１１ａの非反
転入力端子と接地間の抵抗値が変化し、分圧抵抗回路の
分圧比、すなわち、アッテネータ回路の減衰率が変化す
る。

なお、この実施例においては、前記ＰＡＡ定信号発生回
路１９はマイクロプロセッサ（または、マイコン）であ
ることができる。

ＰＡＡ定信号発生回路１９として、マイクロプロセッサ
を用いた場合の構成ブロック図を第４図に示す。マイク
ロプロセッサは、ＣＰＵ　２０．メモリ２１．共通バス
２２．入力ボート２３および出力ポート２４よりなる。

なお、この例では、前に述べたように、ＡＤコンバータ
１２のデジタル出力はｍビットであり、またＰＡＡ定信
号発生回路＋９の出力−換言すれば、プログラマブルア
ッテネータ１７の設定ビット数はｎビットであると仮定
している。

最近の情報処理装置−例えば、ファクシミリのシーケン
ス制御にはほとんどの場合、マイクロプロセッサやマイ
コンが使われているので、本発明によるＡＧＣ動作が必
要な時だけ、このマイクロプロセッサやマイコンを使用
することにすれば、ハード的にはプログラマブル７ツテ
ネータ１７を付加するだ１すでよく、その外には、単に
ノット（プログラフ、）の増設だけで済むことになる。

したがって、極めて経済的に本発明を実施することがで
きる。

つぎに、第５図のフローチャートを参照して、ＰＡ設定
信号発生回路１９における制御の手順を説明する。

ステップＳ１・・・ＡＧＣ制御動作をはじめるために。

まずイニシャライズを行なう。このために、プログラマ
ブルアッテネータ１７の設定信号の全ｎビットをｌｉｔ
　にセットし、このアッテネータの減衰率を最大とする
。すなわち、第３図におけるＰＡ設定信号発生回路１９
の全出力協１１にし、スイッチＳ−ｏ、Ｓ−１，＝・５
−（ｎ−”）、５−（ｎ−１）を投入し、抵抗Ｒとの分
圧率を最小にする。すなわち、演算増幅器１１ｍの非反
転入力端子に加わる入力信号のレベルを最小にする。

ステップＳ２・・・受信信号のライン同期期間の標準入
力レベルに対してあらかじめ定めら′ｋｔ、ているＡＤ
コンバータ目の出力基準値な読込む。

ステップＳ３・・・ＰＡ設定信号発生回路１９の出力ビ
ットを指定するビットポインタＱを （ｎ−１）−すなわち前記ＰＡ設定信号発生回路１９の
最上位ビットに設定する。

ステップＳ４・・・ビットポインタＱで指定さり、たＰ
Ａ設定信号発生回路の出力ビットをリセットし、　ＩＱ
Ｉ　にする。この場合は、Ｑが（ｎ−１）であるので、
最上位ビット （ｎ−１）に相当するスイッチ５−（ｎ−１）が開かれ
る。この結果、減衰率が小さくなり、前記演算増幅器Ｈ
ａへの入カレヘルが高（なる。

プログラマブルアッテネータ１７の減衰率を、前述のよ
うに設定した状態で受信信号を増幅し、その最大値をピ
ークホールド回路１８へ保持し、その値に対応するデジ
タ／ｌ／（ＦＩ号をＡＤコン／く一タ１２力藁ら出力す
る。

ステップＳ５・・・ＡＤコンノ（−夕１２の出力（ｍビ
ット）を読込む。

ステップＳ６・・・前のステップＳ５で読込んだＡＤコ
ンバータ１２の出力を基準値と比較し、前者が後者より
も小さいかどうカーを判定する。判定が成立せず前者が
後者よりも／１・さくないならば、ステップＳ７へ進み
、判定が成立する時は、ステップＳ８へ進む。

ステップＳ７・・・ＡＤコンノ（−夕１２の出カシ１基
準値よりも小さくないときは、ビットポインタＱで指定
されたＰＡ設定信号のビットをセットして“１“にする
。すな」）ち、第３図において、該当ビットに対応する
スイッチを閉成する。これによって、減衰率は再び大き
くなる。

ステップＳ８・・・ビットポインタＱを１だけ減少させ
る。

ステップＳ９・・・ビットポインタＱが−１になったか
どうかを判定する。この判定は、第３図におけるスイッ
チ５−（ｎ−１３〜Ｓ−Ｏのすべてについて前述の判定
及び調整が行なわれたかどうかを判定するものである。

はじめはこの判定は成立しないので、処理はＳ４にもど
る。その後、ステップ＄５〜Ｓ９の処理をくり返し実行
する。

このようにして、第３図に示す（ｎ−１）個のスイッチ
のすべてについてオンにすべきかオフにすべきか、換言
すれば、ＰＡ設定信号発生回路の最上位桁Ｉ　ｎ＋　ｉ
　ｌ　から最下位桁ＩＯ°　までのビットを１１′及び
１０′のいずれＫすべきかを決定することができる。ｎ
個のスイッチすべてＫついて決定が終了すると、第４図
のステップＳ９での判定が成立するようになり、これに
よって、プログラマブルアッテネータの設定が終了する
。

第５図に示した前述の手順を完了することＫより、予定
のレベルの（例えば、無信号時に相幽するレベルの）受
信信号に対して、あらかじめ設定された閾値（基準値）
より低く、しかも前記閾値に最も近いレベルまたは振幅
のアナログ信号なＡＤコンバータ１２に入力させること
ができるようになる。

前述のようにしてプログラマブルアッテネータ１７の設
定制御が完了すると、モード選択切換スイッチ１４は増
幅器１１に直結される側（すなわち、ピークホールド回
路１８をバイパスする側）へ切換えられ、通信の受信動
作が行なわれるようになる。

なお、本発明はつぎのように変形して実施することがで
きる、 （１）　ＰＡ設定信号発生回路１９を、デジタル出力を
１＼゛ラメータとしてＰＡ設定信号ＰＡＳを読出すこと
のできるメモリで構成し、ＡＤコンバータ１２のデジタ
ル出力に応じてプログラマブルアッテネータ１７の設定
制御を一時に行なう。

もっとも、この場合は、受信信号にノイズ等を含んでい
ると、そのノイズに応答してしまい、設定の誤りを生ず
るおそれがある。

（２）　減衰率の代りに、演算増幅器１１ａの増幅率を
同様の手法で設定制御する。

（３）　プログラマブルアッテネータ１７を、並列抵抗
群ではなく、第６図のように直列抵抗群で構成する。

なお、以上では、本発明をデジタル信号処理方式のファ
クシミリ受信装置に適用した場合について説明したが、
本発明はこれに限定されるものではなく、一般的なデジ
タル信号方式による情報処理装置に適用できるものであ
る。

（効　果） 以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。

（リ　従来のＡＧＣ方式に比べて、設定制御を極めて高
速に行なうことができる。すなわち、デジタル信号処理
によって減衰率の設定制御が行なわれる為、従来のアナ
ログ回路による方式にくらべて、桁違いに高速にするこ
とができる。

（２）　高精度な設定制御ができる。ＡＤコンバータ１
２の出力と、プログラマブルアッテネータ　４゜１７の
ビット数さえ増せば、理論上はい（らでも精度を上げる
ことが可能となる。　Ａ（３）温度、時間等による変動
を低（おさえること　図１ができる。　は。

（４）　コストを安（することができる。最近、情報　
マ処理装置（ファクシミリなど）の腹調器は、アナログ
モデムであるか、デジタルモデムであるかを問わず、デ
ジタル信号処理による方式が主流となりつつあり、その
為にＡＤコンバータは必須となっている。又、これら装
置のシーケンス制御のためには、はとんど全ズといって
よいぐらい、マイクロプロセッサやマイコンカ使用され
ている為１本発明の実施には、プログラマブルアッテネ
ータを追加するのみで済む。したがって、本発明による
ＡＧＣ設定制御は非常に［氏コストで実現可能である。

【図面の簡単な説明】

ｉ１図は従来のファクシミリ受信装置における］Ｃ付Ａ
Ｄコンバータを示すブロック図、第２ま本発明の一実施
例を示すブロック図、第３図ド発明の一実施例に用いる
のに好適なプロゲラグルアッテネータの具体例を示すブ
ロック図、第４図は同じく本発明に用いるのに好適な制
御装置の一構成例を示すブロック図、第５図は本発明の
動作手順を説明するフローチャート、第６図はプログラ
マブルアッテネータの他の具体例を示すブロック図であ
る。 １１・・・増幅器、ｌｌａ・・・演算増幅器、１２・・
・ＡＤコンバータ、１６・・・デジタル復調器、１７・
・・プログラマブルアッテネータ、　＋８・・・ピーク
ホールド回路、＋９・・・ＰＡ設定信号発生回路、２０
・・・ＣＰＵ、　２１・・・メモリ、２２・・・共通バ
ス、２６・・・入力ポート、２４・・・出力ボート 代理人弁理士　平　木　道　人 外１名 第　６　図 １９ 第　４　図 第　５　図

Claims (2)

【特許請求の範囲】
1. （１）　入力アナログ信号が供給されるプログラマブル
   アッテネータと、前記プログラマブルアッテネータの出
   力を増幅する増幅器と、前記増幅器の出力アナログ信号
   をデジタル信号に変換するＡＤコンバータとよりなるＡ
   ＧＣ付ＡＤ：７ンパータであって、前記増幅器とＡＤコ
   ンバータとの間に選択的に挿入されるピークホールド回
   路と、前記ＡＤコンバータのデジタル出力および予定基
   準値に基づいて、両者の差が最小となるように、プログ
   ラマブルアッテネータの減衰率を設定するための設定制
   御信号を発生するＰＡ設定信号発生回路とを具備し、前
   記ピークホールド回路は、既知レベルの入力アナログ信
   号が供給されている間だけ、前記ｍ１ｌｉ６とＡＤ＋ン
   バータとの間に挿入サレルように構成されたＡＧＣ付き
   ＡＤり／１、・・−タ。
2. （２）プログラマブルアッテネータはｎビットであり、
   ＰＡ設定信号発生回路はｍビットのＡＤコンバータ出力
   を供給され、ｎビットのＰＡ設定信号を発生することを
   特徴とする特許請求の範囲第１項記載のＡＧＣ付きＡＤ
   コンバータ。