JPS6028456B2 - 同期装置 - Google Patents
同期装置Info
- Publication number
- JPS6028456B2 JPS6028456B2 JP54107428A JP10742879A JPS6028456B2 JP S6028456 B2 JPS6028456 B2 JP S6028456B2 JP 54107428 A JP54107428 A JP 54107428A JP 10742879 A JP10742879 A JP 10742879A JP S6028456 B2 JPS6028456 B2 JP S6028456B2
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- pattern
- timing signal
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明はディジタルデータ信号受信系における同期装
置に関するものである。
置に関するものである。
従来、この種の装置として第１図に示すものがあった。
図において１は受信データ、２はビット同期タイミング
信号、３はフレーム同期パターンを抽出するフレーム同
期回路、４はフレーム同期タイミング信号である。つぎ
に、上記構成の動作について説明する。
信号、３はフレーム同期パターンを抽出するフレーム同
期回路、４はフレーム同期タイミング信号である。つぎ
に、上記構成の動作について説明する。
フレーム同期回路３は第２図Ａに示すような雑音ａを含
む受信データ１を第２図Ｂに示すビット同期タイミング
信号２により読み込み、この受信データ列の中からフレ
ーム同期パターンを識別し、第２図Ｃに示すフレーム同
期タイミング信号４を出力する。従来の同期装置は以上
のように構成されているので、雑音の多い伝送路を有す
るシステム等で用いられる場合にはつぎのような欠点が
あった。
む受信データ１を第２図Ｂに示すビット同期タイミング
信号２により読み込み、この受信データ列の中からフレ
ーム同期パターンを識別し、第２図Ｃに示すフレーム同
期タイミング信号４を出力する。従来の同期装置は以上
のように構成されているので、雑音の多い伝送路を有す
るシステム等で用いられる場合にはつぎのような欠点が
あった。
すなわち、誤抽出をできるだけ少なくするために、フレ
ーム同期信号のパターン長を長くするとフレーム同期の
抽出率が低くなり、逆にフレーム同期信号のパターン長
を短くするとフレーム同期の謀抽出が増大する。この発
明は上記のような従来のものの欠点を除去するためにな
されたもので、同一パターンの繰り返しであるビット同
期タイミング信号の一部のパターンを識別した時点から
一定期間内にフレーム同期タイミング信号のパターンを
識別させるようにして、謀抽出のおそれなくフレーム同
期抽出を行い得るディジタルデータ信号受信系における
同期装置を提供することを目的としている。
ーム同期信号のパターン長を長くするとフレーム同期の
抽出率が低くなり、逆にフレーム同期信号のパターン長
を短くするとフレーム同期の謀抽出が増大する。この発
明は上記のような従来のものの欠点を除去するためにな
されたもので、同一パターンの繰り返しであるビット同
期タイミング信号の一部のパターンを識別した時点から
一定期間内にフレーム同期タイミング信号のパターンを
識別させるようにして、謀抽出のおそれなくフレーム同
期抽出を行い得るディジタルデータ信号受信系における
同期装置を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第２
図において、１は受信データ、２は同一パターンの繰り
返しであるビット同期タイミング信号、３は特定のフレ
ーム同期パターンを抽出するフレーム同期回路、４は上
記フレーム同期回路３から出力されるフレーム同期タイ
ミング信号、５は上記ビット同期タイミング信号のパタ
ーンの一部を識別するビット同期パターン検出回路、６
は上記検出回路５でビット同期パターンが検出された際
に、出力されるカウンタスタート信号、７は上記カウン
タスタート信号６のビット数をカウントするビットカウ
ンタ回路、８はフレーム同期パターンの有効区間を示す
ウィンドウ信号、９はウイン′ドウ信号８で制御される
ゲート回路、１０はフレーム同期タイミング信号４のゲ
ート出力である抽出されたフレーム同期タイミング信号
である。上記ビットカウンタ回路８と上記ゲート回路９
とで時限設定回路１１を構成している。つぎに、上記購
成の動作について説明する。ビット同期パターン検出回
路５は第４図Ａに示す受信データ１を第４図Ｂに示すビ
ット同期タイミング信号２で読み込み、このタイミング
信号２の繰り返しパターンの一部を検出して第４図Ｄに
示すカウンタスタート信号６を出力する。
図において、１は受信データ、２は同一パターンの繰り
返しであるビット同期タイミング信号、３は特定のフレ
ーム同期パターンを抽出するフレーム同期回路、４は上
記フレーム同期回路３から出力されるフレーム同期タイ
ミング信号、５は上記ビット同期タイミング信号のパタ
ーンの一部を識別するビット同期パターン検出回路、６
は上記検出回路５でビット同期パターンが検出された際
に、出力されるカウンタスタート信号、７は上記カウン
タスタート信号６のビット数をカウントするビットカウ
ンタ回路、８はフレーム同期パターンの有効区間を示す
ウィンドウ信号、９はウイン′ドウ信号８で制御される
ゲート回路、１０はフレーム同期タイミング信号４のゲ
ート出力である抽出されたフレーム同期タイミング信号
である。上記ビットカウンタ回路８と上記ゲート回路９
とで時限設定回路１１を構成している。つぎに、上記購
成の動作について説明する。ビット同期パターン検出回
路５は第４図Ａに示す受信データ１を第４図Ｂに示すビ
ット同期タイミング信号２で読み込み、このタイミング
信号２の繰り返しパターンの一部を検出して第４図Ｄに
示すカウンタスタート信号６を出力する。
ビットカウンタ７はカウンタスタート信号６でリセツト
されることにより、カウント可能な状態となり、上記ビ
ット同期タイミング信号２をカウントする。このカウン
ト値がある値の範囲内である時に第４図Ｅに示すウイン
ドウ信号８を出力する。
されることにより、カウント可能な状態となり、上記ビ
ット同期タイミング信号２をカウントする。このカウン
ト値がある値の範囲内である時に第４図Ｅに示すウイン
ドウ信号８を出力する。
このウインドウ信号８はフレーム同期回路３が識別した
フレーム同期パターンの有効性を判別するもので、ビッ
ト同期パターン検出回路５がビットタイミング信号２の
繰り返しパターンの一部を検出してからフレーム同期回
路３が第４図Ｃに示すフレーム同期タイミング信号４の
パターンを検出するまでの時間を上記カウント値に相当
する期間内に限定したものである。ゲート回路９はウィ
ンドウ信号８によりフレーム同期タイミング信号４にゲ
ートをかけ、フレーム同期タイミング信号４が有効な時
、すなわち上述の期間内に入っていれば第４図Ｆに示す
ゲート出力としてフレーム同期タイミング信号を出力す
る。すなわち、受信データのなかの雑音ａにより、フレ
ーム同期信号Ｃ，が発生しても、ウインドウ信号が“Ｌ
”であるため、つまりビット同期パターンを検出してい
ないため、フレーム同期検出とはならない。カウンタス
タート信号からスタートしたウィンドウ信号が日の時間
内に発生するフレーム同期信号Ｃ２のみによってゲート
出力が発生して正規のフレーム同期検出が検出されるわ
けである。以上のように、この発明によれば、ビット同
期タイミング信号の繰り返しパターンの一部を検出して
、これをフレーム同期タイミング信号のゲート信号生成
に用いる構成としたので、フレーム同期パターンが長く
なったことと等化になりフレーム同期の謀抽出率を減少
させることができ、しかもビット同期タイミング信号が
繰り返しパターンであるので、ビット同期信号区間中に
１回だけこのパターンを識別すればよく、このため、雑
音などで邪摩されることによりフレーム同期タイミング
信号の抽出率が低下されるのも抑制することができる。
フレーム同期パターンの有効性を判別するもので、ビッ
ト同期パターン検出回路５がビットタイミング信号２の
繰り返しパターンの一部を検出してからフレーム同期回
路３が第４図Ｃに示すフレーム同期タイミング信号４の
パターンを検出するまでの時間を上記カウント値に相当
する期間内に限定したものである。ゲート回路９はウィ
ンドウ信号８によりフレーム同期タイミング信号４にゲ
ートをかけ、フレーム同期タイミング信号４が有効な時
、すなわち上述の期間内に入っていれば第４図Ｆに示す
ゲート出力としてフレーム同期タイミング信号を出力す
る。すなわち、受信データのなかの雑音ａにより、フレ
ーム同期信号Ｃ，が発生しても、ウインドウ信号が“Ｌ
”であるため、つまりビット同期パターンを検出してい
ないため、フレーム同期検出とはならない。カウンタス
タート信号からスタートしたウィンドウ信号が日の時間
内に発生するフレーム同期信号Ｃ２のみによってゲート
出力が発生して正規のフレーム同期検出が検出されるわ
けである。以上のように、この発明によれば、ビット同
期タイミング信号の繰り返しパターンの一部を検出して
、これをフレーム同期タイミング信号のゲート信号生成
に用いる構成としたので、フレーム同期パターンが長く
なったことと等化になりフレーム同期の謀抽出率を減少
させることができ、しかもビット同期タイミング信号が
繰り返しパターンであるので、ビット同期信号区間中に
１回だけこのパターンを識別すればよく、このため、雑
音などで邪摩されることによりフレーム同期タイミング
信号の抽出率が低下されるのも抑制することができる。
第１図は従来のディジタルデータ信号受信系における同
期装置を示す構成図、第２図Ａ〜Ｃは従来の同期装置の
各部の信号波形図、第３図はこの発明の実施例である同
期装置の構成図、第４図Ａ〜Ｆはこの発明の同期装置の
各部の信号波形図である。 １・・・・・・受信データ、２…・・・ビット同期タイ
ミング信号、３・・・・・・フレーム同期回路、４・・
・・・・フレーム同期タイミング信号、５・・・・・・
ビット同期パターン検出回路、１０・・・・・・抽出さ
れたフレーム同期タイミング信号、１１……時限設定回
路。 なお図中、同一番号は同一もしくは相当部分を示す。第
１図第２図 第３図 第４図
期装置を示す構成図、第２図Ａ〜Ｃは従来の同期装置の
各部の信号波形図、第３図はこの発明の実施例である同
期装置の構成図、第４図Ａ〜Ｆはこの発明の同期装置の
各部の信号波形図である。 １・・・・・・受信データ、２…・・・ビット同期タイ
ミング信号、３・・・・・・フレーム同期回路、４・・
・・・・フレーム同期タイミング信号、５・・・・・・
ビット同期パターン検出回路、１０・・・・・・抽出さ
れたフレーム同期タイミング信号、１１……時限設定回
路。 なお図中、同一番号は同一もしくは相当部分を示す。第
１図第２図 第３図 第４図
Claims (1)
- １ 同一パターンの繰り返しであるビツト同期タイミン
グ信号で受信データを読み込んで受信データ列中の特定
のフレーム同期タイミング信号のパターンを識別するフ
レーム同期回路と、上記ビツト同期タイミング信号で受
信データを読み込んでこのタイミング信号の繰り返しパ
ターンの一部を検出するビツト同期パターン検出回路と
、上記フレーム同期回路が特定のパターンを識別する期
間を上記検出回路がビツト同期パターンを検出した時点
から一定の期間に制限してこの期間内におけるフレーム
同期タイミング信号を上記フレーム同期回路から抽出さ
せる時限設定回路とを備えた同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107428A JPS6028456B2 (ja) | 1979-08-22 | 1979-08-22 | 同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107428A JPS6028456B2 (ja) | 1979-08-22 | 1979-08-22 | 同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5631250A JPS5631250A (en) | 1981-03-30 |
| JPS6028456B2 true JPS6028456B2 (ja) | 1985-07-04 |
Family
ID=14458889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54107428A Expired JPS6028456B2 (ja) | 1979-08-22 | 1979-08-22 | 同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028456B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039948A (ja) * | 1983-08-15 | 1985-03-02 | Seiko Epson Corp | 携帯用テレビジョン受像機 |
| JPS62222733A (ja) * | 1986-03-04 | 1987-09-30 | Oki Electric Ind Co Ltd | フレ−ム同期回路 |
| JPS62261245A (ja) * | 1986-05-07 | 1987-11-13 | Matsushita Electric Ind Co Ltd | フレ−ム同期検出方法 |
| US5888612A (en) * | 1995-06-05 | 1999-03-30 | Poly Plus Inc. | Load-bearing structures |
-
1979
- 1979-08-22 JP JP54107428A patent/JPS6028456B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5631250A (en) | 1981-03-30 |
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