JPS602680B2 - 音声合成装置 - Google Patents

音声合成装置

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JPS602680B2
JPS602680B2 JP56094802A JP9480281A JPS602680B2 JP S602680 B2 JPS602680 B2 JP S602680B2 JP 56094802 A JP56094802 A JP 56094802A JP 9480281 A JP9480281 A JP 9480281A JP S602680 B2 JPS602680 B2 JP S602680B2
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clock
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    • GPHYSICS
    • G10MUSICAL INSTRUMENTS; ACOUSTICS
    • G10LSPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L13/00Speech synthesis; Text to speech systems
    • G10L13/02Methods for producing synthetic speech; Speech synthesisers

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  • Engineering & Computer Science (AREA)
  • Computational Linguistics (AREA)
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  • Audiology, Speech & Language Pathology (AREA)
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  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Multimedia (AREA)
  • Electrophonic Musical Instruments (AREA)

Description

【発明の詳細な説明】
本発明は音声の合成装置に関し、合成音声信号の品質を
高める事を目的としている。 一般に音素片即ち単語、音節、あるいはこれより更に短
い音声セグメントを結合編集して合成された音声信号(
単語、句、話声)の品質は音声の構成単位であり音素片
の接続部の処理によって決まると言える。 例えば接続部に発生する波形の急激な変化、即ち波形の
不連続性は高調波ノイズの原因となり、合成音のS/N
比を低下させ「明瞭度を落す。又、声帯振動の基本周波
数であるピッチ周波数の変動は合成音声の自然性を劣化
させることも知られている。ピッチ周波数の変化に対し
て人間の聴覚はきわめて敏感であり(検知限は0.1%
と言われる)。結合された音素片のピッチ周波数が不連
続な場合、合成音声は聞きづらい不自然なものとなる。
本発明は音素片波形のパターンを認識して自然な形で各
音素片を結合することにより高品質の合成音を得ること
を可能とするものである。 音素片波形としては、自然音声からたとえばピッチ区間
毎に切り出したものを用いたり、別の音声合成装置で一
素片分を合成したものを取り出したりして用いる方法が
あるが、本発明は比較的短時間の、具体的には数拾ミリ
秒の音素片を接続部に於ける波形の不連続及びピッチ周
波数の変動ないこ結合する方法を明らかにするものであ
る。即ち、かかる短時間の音素片は相隣る音素片の少な
くとも結合部については波形が類似しているはずであり
、従って、各音素片の時間軸をそれぞれ若干修正するこ
とにより、接続部をなめらかに結合して行くことが出来
る。本発明は結合される音素片の接続部について、波形
の類似度を信号のレベルの形で把握し、これにもとづき
音素片の時間軸に適当な時間的修正を施こすものである
。本発明の詳細な内容について、以下音声の時間軸変換
装置をその具体的実施例として説明する。 第1図は従来の時間軸伸長装置を例示するブロック図で
ある。同図に於て端子1は音声入力端子、2は出力端子
、3及び4はいずれもNビットの例えばBBDなどのア
ナログシフトレジスト、5は低域通過フィル夕(LPF
)である。6,7,8及び9はアナログスイッチであり
、入力端子1からアナログシフトレジスタ3或いは4、
LPF5を経て出力端子2に至る音声信号をスイッチ制
御する。 かつ、これらアナログスイッチはアナログシフトレジス
夕3,4の書込みクロック回路loを2hN(mについ
ては後述する)分周する分周回路11のQ及びQ出力に
よって図示の如く開閉制御される。アナログシフトレジ
スタ3及び4はクロツク回路10及び分周回路11のQ
,Q出力のANDゲート12及び13によりORゲート
14及び15を介して交互に書込みクロック制御され、
又、議出しクロツク回路16及び分周回路11のQ,Q
出力のANDゲート17及び18により同じくORゲー
ト14及び15を介して交互に読出しクロツク制御され
る。 即ち、例えば入力端子に与えられた時間軸がm倍(m>
1)に圧縮された音声信号(かかる圧縮信号は、例えば
テープレコーダの再生速度を録音速度のm倍にすること
により得られる)は、分周回路11のQ出力が1のとき
、アナログスイッチ8を経てアナログシフトレジスタ4
に書込まれる。該シフトレジスタのビット数はNである
ため、入力音声信号がmN個のサンプリング列として順
次入力を完了したとき、該シフトレジスタにはmN個の
サンプリング列の後端N個が記憶され、分周回路11の
Q出力は反転して0となり、スイッチ8を閉じる。同時
に該分周回路のQ出力は1となり、スイッチ6を開いて
、同様にアナログシフトレジス夕3に書込みを行なう。
このとき図の構成から明らかなように、アナログシフト
レジスタ4は議出しクロック回路16によりクロックさ
れて、同様にQ出力により制御されているスイッチ9を
経て読み出される。アナログシフトレジスタ3への書き
込み期間中、別のアナログシフトレジスタ4はこのよう
に読み出しを行ない、続いて分周回路11のQ,Q出力
が反転すると、再びアナログシフトレジスタ4が書き込
み、3が読み出しを行なう。ここで書込みクロツク回路
10のクロツク周波数を(f,)、読出しク。ツク回路
16のクロック周波数を(f2)としたとき、f,/f
2=m (1’となるよ
うに、各クロック周波数を決めれば、時間軸はm倍に伸
長され、音声入力端子1に入力した圧縮音声は出力端子
2に時間軸が復元されてあらわれる。 議出しクロック周波数(f2)は、当然、必要な出力音
声周波数帯域に対しナィキストのサンプリング定理を満
たすように決められる。上述の如き従来装置に於ては、
ァナ。グシフトレジスタ3及び4を交互に出力する音素
片の接続タイミングは、書き込みクロツク1 0を2h
N分周する分周回路1 1の出力によりmN/f,秒毎
に自動的に決められるため、従って第2図に図示するよ
うに音素片の接続部に不連続な波形変化とピッチ周波数
の変動とが発生する。前記の如く、このような音素片の
接続部に於ける波形やピッチの不連続は音質や明瞭度を
いちじるしく低下させる。次にこのような従来装置の欠
点を改良できる本発明の内容について第3図のブロック
図と共に説明する。 同図に於いて、101は音声信号入力端子、102は音
声信号出力端子、103は音声信号をディジタルデータ
に変換するアナログーディジタル変換回路(以下A′D
と称す)である。104は2^のバイトの記憶要素を持
つランダムアクセスメモリ(以下RAMと称す)であり
、制御入力端子(LT3)が論理レベル“0”のときデ
ータ入力端子(1,〜ld)(下位1,)に与えられた
ディジタル値をアドレス入力端子(A,〜Aa)(下位
A,)により与えられるアドレスに記憶する。 制御入力端子(LT)が論理レベル“1”のときは、ア
ドレス入力端子(A,〜Aa)により与えられるアドレ
スの内容をデータ出力端子(0,〜○d)に出力する。
106,108はクロック発生回路である。 クロック発生回路106の出力(m)はORゲート12
0を介して議出しカウンタよりなるアドレス制御回路1
07のクロック入力端子(T)に供給され、議出しカウ
ンタi07の出力が歩進される。説出しカウンタ107
はAビットのカゥンタであり、演算制御回路105の出
力により初期値が設定される。ここでこの初期値設定の
しかたについて述べる。先づ演算制御回路105は議出
しカウンタ107のクリア入力端子(CL)にパルスを
与えて議出しカウンター07の出力をクリアする。 続いて演算制御回路105のSC(SetCo肌にr)
端子から初期値化すべき数のパルスをORゲート120
の入力に与える事により議出しカウンタ107の初期値
を設定する。尚、この初期値を設定する周期はクロック
発生回路106の出力(fR)が所定数計数される間隔
であり、従って、このときの議出しカウンタ107の出
力値は、前の周期で初期値化された値に所定数が加わっ
た値であり、この値を新たに初期値設定すべき値から減
じた数のクロツクをORゲート120を介して議出しカ
ウンタ107のクロツク入力端子(T)に供給すればよ
い。この場合、論出しカウンタをクリアする必要はない
。尚、以上述べた演算制御回路105による議出しカゥ
ンタ107の歩造はク。ック発生回路106の出力(f
R)が論理レベル“0”のときに行なわなければならな
い。この(fR)の論理レベル“1”のときにも上述の
設定を行う場合は、ORゲート1 2 0の(m)から
の入力端子の所に第4図を示すようにANDゲート12
1をおき、一方の入力端子にこの(fR)を供給し、他
方の入力端子に演算制御回路105の出力端子を入力結
線して、このANDゲート121の出力をORゲート1
20の入力端子に結線し、演算制御回路105でAND
ゲート121の入力の一方を禁止すれば、(fR)の論
理レベルが“0”でも“1”でも藷出しカウンタ107
の初期値を設定できる。 また、演算制御回路105による読出しカウンタ107
の初期値設定は第5図に示す如くクロック発生回路12
3の出力(fH)を用いる事によっても同様に行なわれ
る。 この場合、(旧)は(fR)と較べて充分に周波数の高
いクロックであり、これをANDゲート122の一方の
入力端子と演算制御回路105の入力端子に結線する。
演算制御回路105は謙出しカウンタ107の初期値設
定を行う際、ANDゲート121の入力に論理レベル“
0”を与え、ANDゲート122の入力に論理レベル“
1”を与え、クロック回路123の出力が所定数計数さ
れたら、ANDゲート121の入力を論理レベル“1”
に、ANDゲート122の論理レベルを“0”に戻すこ
とにより議出しカウンタを初期化できる。また、議出し
カウンタをプリセットカウンタで構成し、直接初期値を
プリセットしても同様である事は明らかである。この様
にして初期値設定が行なわれたのち、議出しカウンタは
(fR)を分周する。 尚謙出しカウンタの出力(Y.〜Ya)の下位ビットは
(Y,)である。さて、クロツク発生回路108はRA
MI04の書込みクロックタィミングを与える。 クロツク発生回路108の出力(fw)はAビットの分
周回路109のクロック入力端子(T)に入力供給され
、分周回路109の出力(W,〜Wa)(下位W,)を
順次歩進させる。110‘ま切換え回路であり、制御入
力(LT,)が論理レベル“1”のとき、分周回略10
9の出力(W,〜Wa)を、また論理レベル“0”のと
き、議出しカウンタ107の出力をRAMI 04のア
ドレス入力(AI〜Aa)へ出力する。 114,116はインバータであり1 1 5はAND
ゲート、1 1 7はNANDゲートである。 R,,R2及びR3は抵抗器であり、C,.C2及びC
3はコンデンサである。R,とC,、R2とC2、及び
R3とC3はそれぞれ積分回路を構成している。これら
の時定数をそれぞれ(y,)(y2)(y3)とすると
、これらは全て書込みクロック(fw)の周期よりも充
分にづ、さく、y,>y3>y2となるよう構成する。
即ち、第6図に示す如く、ANDゲート1 1 5の出
力(同図b)はfw(同図a)の立ち上りで論理レベル
“1”となり、時定数(r,)でコンデンサC,が充電
されると、立ち下がる。NANDゲート1 17の出力
(同図c)はfw(同図a)の立ち上りより遅れて立ち
下がり、ANDゲート1 1 5の出力が立ち下がる時
点より先に立ち上がる。111はラッチ回路であり、制
御入力端子LT2の論理レベルが“0”のとき、入力を
出力に伝え、“1”のときは立ち上りの時点の情報をラ
ッチ出力する。 亀12はディジタルーァナログ変換回路(以下D/Aと
称す)であり、ディジタル値をアナログ値に変換する。
113はローパスフィル夕であり、D/A変換された音
声信号のサンプリングノイズを除去する。 130はNANDゲートであり、ANDゲート115の
出力と演算制御回路105の出力を入力結線し、出力を
ラッチ回路111の(LL)入力に結線する。 演算制御回路105は議出しカウンター07の初期値を
設定している間は論理レベル“0”をNANDゲート1
301こ出力する。これにより議出しカゥンタの初期値
が設定される過渡状態において、ラッチ回路111は入
力を出力に伝えないよう構成している。このように構成
すると、入力端子に与えられた音声信号はA/DI03
によりディジタル値に変換され、書込みクロック(fw
)の周期でRAMI04に記憶される。 即ち、ANDゲート1 1 5の出力が“1”のとき「
RAMI04のアドレス入力(A,〜Aa)は分周回路
109の出力が与えられ、制御入力端子LT3が“0“
となり、A/DI03の出力が記憶される。(fw)の
周期で分周回路109は歩進するので、音声信号がサン
プリングされ記憶されるRAM104のアドレスは連続
的である。但し、2^のアドレスは0となる。書込みク
ロック(fw)に従ってサンプリングされ、ディジタル
値としてRAMI04に記憶された音声信号は議出しク
ロック(fR)に従って読み出され、D/A変換112
され、アナログ信号として音声信号が再生される。この
書込みクロック(fw)と議出しクロック(m)の比が
時間軸変換される比率となる。議出しカゥンは議出しク
ロック(fR)の周期で歩進され、従ってRAM10の
記憶内容を読み出すアドレスは(fR)の周期で歩進さ
れる。 ラッチ回路111を設けたのはRAMI04の書み込み
時に誤ったアドレスの内容を読み出さなくする為である
。即ち、RAM104の読み出しは書き込み時以外常時
行なわれている。さて、本発明は第1図の従来例にて説
明した如く、接続する音素片の接続部について時間的修
正を加えるものであるが、これを演算制御回路105に
より行なう。 演算制御回路105はROMによりプログラムされた演
算処理装置(CPU)(コンピュータ)であっても構わ
ない。第7図は演算制御回路105の働きを示すもので
ある。各処理周期は謙出しクロックがNケ計数される周
期である。以下、時間軸(t)方向は書込みクロック(
fw)を単位に述べる。〔処理周期2〕で読み出される
音素片サンプル列N個のうち、最後端のM個のサンプル
列を〔処理周期1〕において書込みク。ック(fw)に
従って記憶する。〔処理周期2〕の先頭から(M十y)
個のサンプル列をとりこみ、これと前述のM個のサンプ
ル列について、相関度の高い点(K)を算出する。この
(K)の算出については後述する。〔処理周期2〕の先
頭から(K)個経た時点から、前述のM個のサンプル列
の相関度が高い故、〔処理周期3〕の先端で「〔処理周
期2〕の先頭から(K+M)個すぎた時点の分周回路1
09の出力の値に議出しカウンター07の出力を初期値
化する。これにより〔処理周期2〕と〔処理周期3〕の
接続点において読み出される音声波形のサンプル列は連
続的に連なっていくことができる。〔処理周期2〕の先
端から(K十N)個の書込みクロック(fw)を計数し
た時点からM個のサンプル列は、〔処理周期3〕で読み
出される後端部M個のサンプル列であり、次の処理周期
の間の接額も点の算出の為、これを記憶する。以後、処
理周期毎にこの操作をすれば、波形は滑らかに接続され
てゆく。さて、相関度の高い接続点の値Kの算出につい
て以下述べる。 第8図a及びbはそれぞれ第7図の〔処理周期1〕で書
き込まれる先行音素片の後端部のサンプルM個及び〔処
理周期2〕の先端の後続音素片の前体端部(M+y)個
のサンプルを示す。この先行音素片後端部のサンプル数
列を(Xp)(p=1,2,・・・M)、後続音素片前
端部のサンプル数列を(Yp)(P=1,2,…M+y
)とする。この(Xp)及び(Yp)はA/DI03の
出力を書込みクロック(fw)でサンプリングして得ら
れる。この音素片の類似性を演算するには、(×p)と
(Yp)の二乗誤差(e峯を計算するのがよい。二乗誤
差(e登)は、e登=寿P竿」X右さ−〜羊寺Y)2べ
幻但し、 M M 交=支鳶≧.Xp、Y市畠・Yp、 OX=符単,(Xp−X)2・ 岬雑.(Yp−Y)2・ K=0,1,2,…、y−1 であらわされる。 これはサンプリング波形(×p)に対して(Yp)をK
個だけずらせて重ね合わせたときの類似度をあらわすも
のである。しかしながら、■式にもとづく演算処理は、
実際には膨大な計算ステップ数となり、短時間(少なく
とも数10ミリ秒の間)で計算するには、高性能のコン
ピュータによらねばならない。 もともと■式は振幅やレベルの異なる2つの波形の相関
をしらべるものであって、その為標準偏差(ox)、(
〇y)で波形を正規化し、更に平均レベル(X),(Y
)との差について二乗和をとることにより誤差を計算し
ている。ところで本発明の音声の合成装置の場合、取扱
う音素片は時間的に近接した波形であり、従って振幅お
よびレベル共もともと類似しているとみて良い。この場
合2つの波形間の差は【2}式に代えてe毒=寿P≧,
(Xp−Ypル)2イ3}を計算しても良い。 しかも、本発明の場合は2つの波形の類似度が最大のタ
イミングを把握すれば良いのであり、従って‘3}式は
更に次の‘41式に代えられる。M ek:Z l Xp・Ypルー,.,【4}P=1ここ
で(Xp)及び(Yp+x)はA/D変換器の最上位桁
だけを用いてもよい。 また、入力信号の交流交叉点付近の樋性を用いてもよい
。この場合(×p)及び(Yp+k)はいずれも〔1〕
又は
〔0〕である。即ち、これは各対応するサンプリン
グ値の差の絶対値を積分したものであり、これが極小と
なるkを知る事により接続タイミングが決定される。本
発明では計算処理時間を極力4・さくする為、‘4’式
にかえてM yk=隼,(Xp@Yp+k).・側 を計算してもよい。 風式において、(×p)及び(Yp+x)はA/○変換
器の最上位桁のデータであり、〔1〕又は
〔0〕である
。@の信号は排他的論理和をとる記号であり、従って、
(Xp■Ywk)は(Xp)と(Yp+k)の排他的論
理和、すなわち(×p)と(Ywk)が共に〔1〕、又
〔0〕のとき
〔0〕が与えられ、その他の時〔1〕が
与えられる。従って先行音素片の後端部の2値信号サン
プリングデータ(Xp)と、後続音素片の先端部の2値
信号サンプリングデータ(Yp)の類似性が(gk)に
より与えられ、この(gk)を最小にする(k)を知る
事により接続タイミングが決定される。即ち、演算制御
回路105は(鉢)をk=0,1,…,y−1について
それぞれ計算し、これが最も小さくなるkを決定する。
即ち、第8図に示すように先行音素片の後端M個のサン
プル列は、後続音素片の先頭よりk個ずれた部分から重
ね合わせるのがも誤差が少ないということになる。以上
説明したように演算制御回路105は入力端子101に
与えられた音声信号がA/DI03により変換されたデ
ィジタル値を、クロツク発生回路108の出力である書
込みクロツク(fw)でサンプリングして、前記サンプ
ル列(Xp)と(Yp)を得る。 このサンプル列(Xp)及び(Yp)を取り込むタイミ
ングは全て、分周回路109の力(W.〜Wa)の値に
より指示される。又、演算制御回路105はクロック発
生回路106の出力である議出しクロックを計数し、こ
れがN個計数された時、議出しカウンター07の初期値
を設定し、次の処理周期に入る。この謙出しカゥンタを
初期値化する値は、(×p)と(Yp)の演算により得
られた(k)に(Yp)を取り込んだ時の分周回路の指
示値を加えたものである。尚、演算制御回路105が類
似度の演算を行なうサンプル列は入力端子101に与え
られたアナログ入力信号A/D変換器103とは異なる
他のA/D変換器或は零交叉極性検出回路(図示せず)
でディジタル値に変換したものを第1クロック(fw)
に従ってサンプリングしたものでもよい。 尚また、上述の説明においては、RAMI04の記憶内
容を読み出すアドレスは読出しカウンタよりなるアドレ
ス制御回路107により与える構成とし、この読出しカ
ウンタ107を所定値に初期値化することにより波形の
接続タイミングを与えているが、議出しカウンター07
の出力に加算(又は減算)回路を接続し、この加算(又
は減算)回路に所定値を加算(又は減算)することによ
っても同様に動作することは言うまでもない。 このように本発明は、演算制御回路105の働きにより
滑らかな接続点の得られる時間軸変換回路を提供するも
のであり、従って従来装置の如き接続部波形の不連続や
ピッチ周波数の変動のない合成音を得ることができる。
【図面の簡単な説明】
第1図は従来の音声合成装置のブロック・ダイヤグラム
、第2図は従釆の装置の特性を示す図面、第3図は本発
明の音声合成装置の構成を示すフロック・ダイヤグラム
、第4図および第5図は第3図の議出しカゥンタ107
の初期値化を行う際の要部の横成例を示す回路図、第6
図は第3図の同装置のゲート115及び117の出力を
説明する為のタイムチャートを示す図面、第7図は第3
図の同装置の演算制御回路105の働きを説明する為の
タイムチャートを示す図面、第8図は先行音素片M個を
後続音素片(M+y)個のサンプル列(×p)と(Yp
)の波形図である。 101‘ま信号入力端子、102は信号出力端子、10
3はアナログーディジタル変換回路、h04はランダム
アクセスメモリ、105は演算制御回路、IQ6は議出
しクロックを発生するクロック回路、107は議出しカ
ウンタ、108は書込みクロツクを発生するクロック回
路、11川ま切り換え回路、111はラッチ回路、11
2はディジタルーアナログ変換回路、113はローパス
フイルタである。 第1図 ‐ 第2図 図 M 船 第4図 第5図 第8図 図 〇 賊 図 ト 雛

Claims (1)

  1. 【特許請求の範囲】 1 アナログ音声波形から抽出された音素片を用いて編
    集合成する音声合成装置に於いて、(a) アナログ入
    力信号をデイジタル信号に変換する変換手段と、(b)
    第1クロツクに従って該変換手段の出力を記憶するデ
    イジタル記憶手段と、(c) 該デイジタル記憶手段の
    記憶内容を読み出すアドレスを制御するアドレス制御手
    段と、(d) 前記アナログ入力信号から変換された先
    行音素片の後端部近傍のデイジタル値と後続音素片の前
    端部近傍のデイジタル値を前記第1クロツクに応答して
    サンプリングし、且つ該サンプリングされた両音素片の
    サンプル列についてサンプル列を相対的に対応させ乍ら
    類似度の演算を行ない、該類似度の最も高い時点の両サ
    ンプル列の対応関係に基づき前記アドレス制御手段の値
    を初期値化する演算制御手段と、(e) 前記デイジタ
    ル記憶手段より読み出されたデイジタル信号をアナログ
    信号に変換してアナログ音声信号を再生するデイジタル
    ・アナログ変換手段とを備え、前記アドレス制御手段は
    第2クロツクにより歩進され、前記デイジタル記憶手段
    の記憶内容を読み出す番地を指示することを特徴とする
    音声合成装置。 2 演算制御手段は、アナログ入力信号をデイジタル信
    号に変換する変換手段の上位ビツトを前記第1クロツク
    にに応答してサンプリングし、該サンプリングされた先
    行音素片の後端部近傍と後続音素片の前端部近傍のサン
    プル列について、両サンプル列を相対的に対応させ乍ら
    類似度の演算を行なう演算制御手段であることを特徴と
    する特許請求の範囲第1項記載の音声合成装置。 3 演算制御手段は、入力アナログ信号を他の第2アナ
    ログ・デイジタル変換手段により変換して得たデイジタ
    ル値を前記第1クロツクにに応答してサンプリングし、
    該サンプリングされた先行音素片の後端部近傍と後続音
    素片の前端部近傍のサンプル列について、両サンプル列
    を相対的に対応させ乍ら類似度の演算を行なう演算制御
    手段であることを特徴とする特許請求の範囲第1項記載
    の音声合成装置。 4 第2アナログ・デイジタル変換手段は入力アナログ
    信号の交流交叉点付近の磁性をデイジタル値にする変換
    手段であることを特徴とする特許請求の範囲第3項に記
    載の音声合成装置。 5 演算制御手段は、前記アドレス制御手段にクロツク
    を印加することにより前記アドレス制御手段の初期値を
    設定することを特徴とする特許請求の範囲第1,2,3
    又は4項に記載の音声合成装置。 6 アドレス制御手段はカウンタより構成されることを
    特徴とする特許請求の範囲第1,2,又は3項記載の音
    声合成装置。
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