JPS60258653A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60258653A JPS60258653A JP59113811A JP11381184A JPS60258653A JP S60258653 A JPS60258653 A JP S60258653A JP 59113811 A JP59113811 A JP 59113811A JP 11381184 A JP11381184 A JP 11381184A JP S60258653 A JPS60258653 A JP S60258653A
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- JP
- Japan
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- register
- machine error
- timer register
- machine
- fault
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- Granted
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理゛装置に関し、特にそのデバッグ機
能、特にマシンエラー検出時の障害処理機能の確認をす
るだめの手段に関する。
能、特にマシンエラー検出時の障害処理機能の確認をす
るだめの手段に関する。
高性能電子計算機においては、高速演算能力はもちろん
のこと、高い信頼性が要求される。
のこと、高い信頼性が要求される。
このため、計算機にはさまざまな障害処理機能が設けら
れている。例えば。
れている。例えば。
（１）マシンエラー検出による報告機能。
（２）マシンエラー報告による障害情報の収集機能。
（３） ＩＪ トライ可障害に関するリドシイ機能。
（４）固定障害発生によるプロセッサ’）’） −７機
能。
能。
（５）リトライ不可／リトライ失敗障害に関する障害プ
ロセッサ切シ離し機能。
ロセッサ切シ離し機能。
などがある。そして、これらの機能が正常に動作するこ
とにより、計算機システムにおける障害発生時の被害を
見かけ上全くなくすか、あるいけ最小にすることが可能
である。これらの障害処理機能は複雑であり、計算機の
・・−ドウエア、ファームウェア、オペレーティングシ
ステムにおいて機能分担され実現されている。従って、
これらの障害処理機能が正しく動作するかどうかは、計
算機システムの信頼性に関する重要な問題になっている
。通常、これらの障害処理機能の診断には、計算機内部
で擬似的にマシンエラーを発生させ、その時正常に動作
するかどうかを調べる方法が採用されている。
とにより、計算機システムにおける障害発生時の被害を
見かけ上全くなくすか、あるいけ最小にすることが可能
である。これらの障害処理機能は複雑であり、計算機の
・・−ドウエア、ファームウェア、オペレーティングシ
ステムにおいて機能分担され実現されている。従って、
これらの障害処理機能が正しく動作するかどうかは、計
算機システムの信頼性に関する重要な問題になっている
。通常、これらの障害処理機能の診断には、計算機内部
で擬似的にマシンエラーを発生させ、その時正常に動作
するかどうかを調べる方法が採用されている。
従来、この種の情報処理装置においては、計算機のバッ
クパネルに出ている信号ピンを人手によりクランプする
ことにより、擬似的なマシンエラーの発生をプログラム
実行中非同期に生じさせていた。このように９人手によ
りクランプするので手間がかかり２間違いを生じ易く。
クパネルに出ている信号ピンを人手によりクランプする
ことにより、擬似的なマシンエラーの発生をプログラム
実行中非同期に生じさせていた。このように９人手によ
りクランプするので手間がかかり２間違いを生じ易く。
擬似障害の発生を自動的にできないという欠点がちる。
また、別な欠点として、擬似障害をプログラム実行中非
同期に生じさせるため、再現性がない。
同期に生じさせるため、再現性がない。
これらの欠点のため、ハードウェア／ファームウェア／
オペレーティングシステムによす実現されている障害処
理機能の診断を行いに＜＜。
オペレーティングシステムによす実現されている障害処
理機能の診断を行いに＜＜。
設計ミスが見のがされやすくなるという要因にもなって
いる。また、最近のテクノロジーの進歩により、バック
パネルのピンそのものがケーブルで接続されてしまい、
従来の計算機のように、バンクパネルのビンをクランプ
する方法が不可能になるという欠点もある。
いる。また、最近のテクノロジーの進歩により、バック
パネルのピンそのものがケーブルで接続されてしまい、
従来の計算機のように、バンクパネルのビンをクランプ
する方法が不可能になるという欠点もある。
本発明は、擬似障害の発生をプログラムの中で指定した
任意の時期に生じさせることにより。
任意の時期に生じさせることにより。
擬似障害発生のプログラム化、自動化を容易にし、ハー
ドウェア、ファームウェア、オペレーティングシステム
によシ機能分担され実現されている障害処理機能の正常
性確認を効果的に実施できる情報処理装置を提供しよう
とするものである。
ドウェア、ファームウェア、オペレーティングシステム
によシ機能分担され実現されている障害処理機能の正常
性確認を効果的に実施できる情報処理装置を提供しよう
とするものである。
以下余白
〔問題点を解決するだめの手段〕
本発明は、データ処理を行う情報処理装置において、プ
ログラム命令によりマシンエラーの発生を指示する制御
レジスタと７時間間隔を計数する計数手段と、プログラ
ム命令により値を設定することができ、前記計数手段に
より計数されるタイマレジスタと、該タイマレジスタの
内容があらかじめ定められた値にな−りたことを検出す
る検出手段と、プログラム命令の実行に伴い、前記タイ
マレジスタがあらかじめ定められた値になったことを検
出した時、前記制御レジスタによりマシンエラーの発生
を指示されている時には、マシンエラーの報告を生じさ
せるマシンエラー制御回路とを含むことを特命とする。
ログラム命令によりマシンエラーの発生を指示する制御
レジスタと７時間間隔を計数する計数手段と、プログラ
ム命令により値を設定することができ、前記計数手段に
より計数されるタイマレジスタと、該タイマレジスタの
内容があらかじめ定められた値にな−りたことを検出す
る検出手段と、プログラム命令の実行に伴い、前記タイ
マレジスタがあらかじめ定められた値になったことを検
出した時、前記制御レジスタによりマシンエラーの発生
を指示されている時には、マシンエラーの報告を生じさ
せるマシンエラー制御回路とを含むことを特命とする。
本発明においては、プログラム命令により擬似障害モー
ドを設定し、またプログラム命令によりタイマレジスタ
にデータセット後、このタイマレジスタがあらかじめ定
められた値になった時、擬似的にマシンエラーを発生さ
せて障害処理機能の正常性確認を行う。
ドを設定し、またプログラム命令によりタイマレジスタ
にデータセット後、このタイマレジスタがあらかじめ定
められた値になった時、擬似的にマシンエラーを発生さ
せて障害処理機能の正常性確認を行う。
次に２図面を参照して本発明の詳細な説明する。
本発明の一実施例を示す第１図において、情報処理装置
は、処理されるべきプログラムが格納されている主記憶
装置１と、この主記憶装置１から読み出したプログラム
命令を解読して実行する演算制御回路２（次にアクセス
すべき命令アドレスも生成する）とを備え、擬似障害発
生手段として、プログラム命令によりマシンエラーの発
生を制御する制御レジスタ３と、マシンエラー発生制御
回路４を有している。更に。
は、処理されるべきプログラムが格納されている主記憶
装置１と、この主記憶装置１から読み出したプログラム
命令を解読して実行する演算制御回路２（次にアクセス
すべき命令アドレスも生成する）とを備え、擬似障害発
生手段として、プログラム命令によりマシンエラーの発
生を制御する制御レジスタ３と、マシンエラー発生制御
回路４を有している。更に。
擬似障害の発生タイミングを設定する手段として、タイ
マレジスタ５とこのタイマレジスタ５があらかじめ定め
られた値になったことを検出するタイマレジスタオール
ゼロ検出回路６と計数回路７及び選択回路８とを有して
いる。
マレジスタ５とこのタイマレジスタ５があらかじめ定め
られた値になったことを検出するタイマレジスタオール
ゼロ検出回路６と計数回路７及び選択回路８とを有して
いる。
選択回路８では、演算制御回路２からのカウンタセノト
指示線別の指示に従い、カウンタデータ線乙の値を４８
ビツトのタイマレジスタ５にセットする。計数回路７で
は、タイマレジスタ５の内容を１マシンクロック単位に
フイ′ナス１ずつカウントダウンする。マシンエラー発
生制御回路４では、タイマレジスタオールゼロ検出回路
６からのオールゼロ検出信号Ｕが入力された時、制御レ
ジスタ３からの出力信号２９が有効になっていると、マ
シンエラーの報告を生ぜしめる。
指示線別の指示に従い、カウンタデータ線乙の値を４８
ビツトのタイマレジスタ５にセットする。計数回路７で
は、タイマレジスタ５の内容を１マシンクロック単位に
フイ′ナス１ずつカウントダウンする。マシンエラー発
生制御回路４では、タイマレジスタオールゼロ検出回路
６からのオールゼロ検出信号Ｕが入力された時、制御レ
ジスタ３からの出力信号２９が有効になっていると、マ
シンエラーの報告を生ぜしめる。
９は障害処理装置で、マシンエラー発生制御回路４から
のマシンエラー報告信号２７によりさまざまな障害処理
を実施する。
のマシンエラー報告信号２７によりさまざまな障害処理
を実施する。
通常動作時、演算制御回路２は、主記憶装置１に対して
主記憶リクエストアドレス信号％と主記憶リクエスト信
号２２を用いてアクセスし。
主記憶リクエストアドレス信号％と主記憶リクエスト信
号２２を用いてアクセスし。
主記憶リードパス２１を用いて読み出したプログラム命
令を解読して実行ｌ〜でいる。主記憶装置２への演算制
御回路２からのライト動作は、主記憶リクエストアドレ
ス信号ｎと主記憶リクエスト信号２２および主記憶ライ
トパス２０を用いて実行されている。タイマレジスタ５
は４８ビツトのカウンタであり、１マシ〃ロツク毎に１
つずつカウントダウンし、アンダーフローしても再び最
大値からカウントを始める。タイマレジスタ５は、プロ
セッサの初期化によって０クリアされ、その後は計数回
路７で１マシンサイクル毎に１づずつカウントダウンさ
れる。タイマレジスタ５の内容がアンダーフローすると
、タイマレジスタオールゼロ検出回路６によってオール
ゼロ検出信号路が出力される。マシンエラー発効になっ
ているかどうかを判定する。通常運用中は、制御レジス
タ６は設定されていないので。
令を解読して実行ｌ〜でいる。主記憶装置２への演算制
御回路２からのライト動作は、主記憶リクエストアドレ
ス信号ｎと主記憶リクエスト信号２２および主記憶ライ
トパス２０を用いて実行されている。タイマレジスタ５
は４８ビツトのカウンタであり、１マシ〃ロツク毎に１
つずつカウントダウンし、アンダーフローしても再び最
大値からカウントを始める。タイマレジスタ５は、プロ
セッサの初期化によって０クリアされ、その後は計数回
路７で１マシンサイクル毎に１づずつカウントダウンさ
れる。タイマレジスタ５の内容がアンダーフローすると
、タイマレジスタオールゼロ検出回路６によってオール
ゼロ検出信号路が出力される。マシンエラー発効になっ
ているかどうかを判定する。通常運用中は、制御レジス
タ６は設定されていないので。
マシンエラー報告信号２７は出力されず、再び最大値に
なったタイマレジスタ５は、計数回路７で１マンンサイ
クル毎に１つずつカウントダウンされる。
なったタイマレジスタ５は、計数回路７で１マンンサイ
クル毎に１つずつカウントダウンされる。
次に、擬似障害を実施する時の動作を、第２図、第３図
のプログラムを用いて説明する。
のプログラムを用いて説明する。
第２図は擬似障害を設定しようとするプログラムの一例
であシ、一連のプログラム命令のうち４つのプログラム
命令をとり出したものである。
であシ、一連のプログラム命令のうち４つのプログラム
命令をとり出したものである。
１番目のプログラム命令は、Ｄというレジスタに１８６
６０ ％（）をロードする命令である。２番目のプログ
ラム命令は、ＡというレジスタとＢというレジスタの内
容をかけ算して結果をＡというレジス）に格納する命令
である１、３番目のプログラム命令は、Ｄというレジス
タの内容で修飾される主記憶装置１のアドレスへ、Ａと
いうレジスタの内容を格納する命令である。４番目のプ
ログラム命令は、Ａというレジスタの内容から、Ｃとい
うレジスタの内容を引算して、結果をＡというレジスタ
の内容に格納する命令である。Ａ、Ｂ、Ｃ，Ｄは汎用レ
ジスタで、演算制御回路２にあり、前記の各プログラム
命令の制御も演算制御回路２で実施される。本実施例に
おいては、１番目の命令実施後、４８マシンサイクル後
に擬似障害を発生させるものとする。
６０ ％（）をロードする命令である。２番目のプログ
ラム命令は、ＡというレジスタとＢというレジスタの内
容をかけ算して結果をＡというレジス）に格納する命令
である１、３番目のプログラム命令は、Ｄというレジス
タの内容で修飾される主記憶装置１のアドレスへ、Ａと
いうレジスタの内容を格納する命令である。４番目のプ
ログラム命令は、Ａというレジスタの内容から、Ｃとい
うレジスタの内容を引算して、結果をＡというレジスタ
の内容に格納する命令である。Ａ、Ｂ、Ｃ，Ｄは汎用レ
ジスタで、演算制御回路２にあり、前記の各プログラム
命令の制御も演算制御回路２で実施される。本実施例に
おいては、１番目の命令実施後、４８マシンサイクル後
に擬似障害を発生させるものとする。
第３図は、第２図のプログラムにおいて、１番目の命令
実施後、４８マシンサイクル後に擬似障害を発生させる
ために、擬似障害発生用のプログラム命令を挿入したプ
ログラムを示す。第３図における。６つのプログラム命
令のうち。
実施後、４８マシンサイクル後に擬似障害を発生させる
ために、擬似障害発生用のプログラム命令を挿入したプ
ログラムを示す。第３図における。６つのプログラム命
令のうち。
１番目、４番目、５番目、６番目のプログラム命令は、
第２図における１番目、２番目、３番目、４番目のプロ
グラム命令と同じで、２番目。
第２図における１番目、２番目、３番目、４番目のプロ
グラム命令と同じで、２番目。
３番目のプログラム命令が擬似障害発生用のプログラム
命令である。すなわち、第６図における２番目のプログ
ラム命令は、タイマレジスタ５に３駒という内容をロー
ドする命令である。
命令である。すなわち、第６図における２番目のプログ
ラム命令は、タイマレジスタ５に３駒という内容をロー
ドする命令である。
６０（Ｈ）というタイマレジスタ５の内容は、あと４８
マシンサイクル経過すると、タイマレジスタオールゼロ
検出回路６によシアンダーツローが検出されることを示
している。
マシンサイクル経過すると、タイマレジスタオールゼロ
検出回路６によシアンダーツローが検出されることを示
している。
６番目のプログラム命令は制御レジスタ３を設定するだ
めのプログラム命令であり２本命令実施後、タイマレジ
スタ５がアンダーフローすると、マシンエラー発生制御
回路４によシマシンエラー報告信号２７が出力されるこ
とを示す。
めのプログラム命令であり２本命令実施後、タイマレジ
スタ５がアンダーフローすると、マシンエラー発生制御
回路４によシマシンエラー報告信号２７が出力されるこ
とを示す。
計数回路７によりタイマレジスタ５の内容がカウントダ
ウンされ、４８マシンザイクル経過すると、タイマレジ
スタオールゼロ検出回路６によりアンダーフローが検出
される。アンダーフローの検出によシタイマレジスタオ
ールゼロ検出信号四が出力されると、マシンエラー発生
制御回路４により、制御レジスタ３からの出力信号四が
有効になっているかどうか判定される。擬似障害実施時
は、制御レジスタ３は設定され、ているので、マシンエ
ラー報告信号γが出力されて障害処理装置９へ報告され
、所定の障害処理が実施される。
ウンされ、４８マシンザイクル経過すると、タイマレジ
スタオールゼロ検出回路６によりアンダーフローが検出
される。アンダーフローの検出によシタイマレジスタオ
ールゼロ検出信号四が出力されると、マシンエラー発生
制御回路４により、制御レジスタ３からの出力信号四が
有効になっているかどうか判定される。擬似障害実施時
は、制御レジスタ３は設定され、ているので、マシンエ
ラー報告信号γが出力されて障害処理装置９へ報告され
、所定の障害処理が実施される。
本発明は以上説明したように、プログラム命令により擬
似障害モードを設定し、タイマレジスタを設定してあら
かじめプログラムの中で指定した時期にマシンエラーを
発生できるよう構成することにより、擬似障害の自動化
を容易にり、／Ｓ−ドウエア／ファームウェア／オペル
−ティングシステムにより実現されている障害処理機能
の確認を容易にかつ再現可能なようにできるという効果
がある。
似障害モードを設定し、タイマレジスタを設定してあら
かじめプログラムの中で指定した時期にマシンエラーを
発生できるよう構成することにより、擬似障害の自動化
を容易にり、／Ｓ−ドウエア／ファームウェア／オペル
−ティングシステムにより実現されている障害処理機能
の確認を容易にかつ再現可能なようにできるという効果
がある。
第１図は本発明の一実施例のブロック構成図。
第２図はプログラム命令の一例を示した図、第６図は擬
似障害を設定したプログラム命令の一例を示した図。 図中、１は主記憶装置、２は演算制御回路。 Ｄ−１８６６０Ｏ Ａ−Ａ−Ｃ
似障害を設定したプログラム命令の一例を示した図。 図中、１は主記憶装置、２は演算制御回路。 Ｄ−１８６６０Ｏ Ａ−Ａ−Ｃ
Claims (1)
- 【特許請求の範囲】 １、プログラム命令によりマシンエラーの発生を指示す
る制御レジスタと、計数手段と、プログラム命令により
値を設定するととができ、前記計数手段により計数され
るタイマレジスタと。 該タイマレジスタの内容があらかじめ定められた値にな
ったことを検出する手段と、前記タイマレジスタの内容
があらかじめ定められた値になったことが検出された時
、前記制御レジスタによりマシンエラーの発生が指示さ
れている時には、マシンエラーの報告を生じさせるマシ
ンエラー発生制御回路とを有することを特徴とする情報
処理装置。 以下余日
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113811A JPH0619726B2 (ja) | 1984-06-05 | 1984-06-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113811A JPH0619726B2 (ja) | 1984-06-05 | 1984-06-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60258653A true JPS60258653A (ja) | 1985-12-20 |
| JPH0619726B2 JPH0619726B2 (ja) | 1994-03-16 |
Family
ID=14621644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59113811A Expired - Fee Related JPH0619726B2 (ja) | 1984-06-05 | 1984-06-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619726B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153354A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Electronic computer system |
| JPS5990151A (ja) * | 1982-11-12 | 1984-05-24 | Nec Corp | 擬似故障試験方式 |
-
1984
- 1984-06-05 JP JP59113811A patent/JPH0619726B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153354A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Electronic computer system |
| JPS5990151A (ja) * | 1982-11-12 | 1984-05-24 | Nec Corp | 擬似故障試験方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619726B2 (ja) | 1994-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |