JPS60257150A - Ｐｌａのレイアウト法 - Google Patents
Ｐｌａのレイアウト法Info
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- JPS60257150A JPS60257150A JP11076384A JP11076384A JPS60257150A JP S60257150 A JPS60257150 A JP S60257150A JP 11076384 A JP11076384 A JP 11076384A JP 11076384 A JP11076384 A JP 11076384A JP S60257150 A JPS60257150 A JP S60257150A
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- Japan
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- output line
- ground
- pla
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＰＬＡに係り、特に高速かつ小面積のＰＬＡ
を構成するのに好適なレイアウト法に関する。
を構成するのに好適なレイアウト法に関する。
Ｐ Ｌ Ａ （Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ａｒｒａｙ）は第１図に示すＡＮＤ論理１とＯＲ論理
２から成る多段論理を第２図に示すようにマトリクス状
に構成している。第２図はＡＮＤ論理をつくるＡＮＤマ
トリクス３とＯＲ論理をつくるＯＲマトリクス４から構
成されている。マトリクス内の黒点はトランジスタ素子
の存在を示す。ＰＬＡはトランジスタ素（１） 子の配置を変えるだけで容易に論理変更が出来ることを
特徴としている。従来ＰＬＡｔｃ−Ｃ−ＭＯ８（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−５ｅ
＋ｗｉｃｏｎｄｕｃｔｏｒ）技術で実現するには第１図
に示す論理を第３図に示すＮＡＮＤ論理に変換して回路
をつくっている。その回路を第４図に示す。ＡＮＤマト
リクス７の入力線９が全てＩＩ ＨＩＩのとき出力線１
０はｔｒ Ｌ ＋ｔとなる。
Ａｒｒａｙ）は第１図に示すＡＮＤ論理１とＯＲ論理
２から成る多段論理を第２図に示すようにマトリクス状
に構成している。第２図はＡＮＤ論理をつくるＡＮＤマ
トリクス３とＯＲ論理をつくるＯＲマトリクス４から構
成されている。マトリクス内の黒点はトランジスタ素子
の存在を示す。ＰＬＡはトランジスタ素（１） 子の配置を変えるだけで容易に論理変更が出来ることを
特徴としている。従来ＰＬＡｔｃ−Ｃ−ＭＯ８（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−５ｅ
＋ｗｉｃｏｎｄｕｃｔｏｒ）技術で実現するには第１図
に示す論理を第３図に示すＮＡＮＤ論理に変換して回路
をつくっている。その回路を第４図に示す。ＡＮＤマト
リクス７の入力線９が全てＩＩ ＨＩＩのとき出力線１
０はｔｒ Ｌ ＋ｔとなる。
次に入力線９のうち１つでもＬ″になると出力線１０は
１１ Ｈ＃となる。このように入力線９に対して出力線
１０はＮＡＮＤ論理となっている。ＯＲマトリクス８に
ついても同様に入力線１１が全てＩＩ ＨＩＩのとき出
力線１２は′Ｌ″となり入力線１１のうち１つ以上がｄ
ｉ Ｌ １１となると出力線１２は１１ Ｈｐｇとなる
。
１１ Ｈ＃となる。このように入力線９に対して出力線
１０はＮＡＮＤ論理となっている。ＯＲマトリクス８に
ついても同様に入力線１１が全てＩＩ ＨＩＩのとき出
力線１２は′Ｌ″となり入力線１１のうち１つ以上がｄ
ｉ Ｌ １１となると出力線１２は１１ Ｈｐｇとなる
。
第４図のＡＮＤマトリクス７の従来レイアウトを第５図
に示す。ここで入力信号の変化による回路の動作を第４
図、第５図を、用いて説明する。入力線９への信号がｇ
ｌＨ”から′Ｌ”に変わるとマトリクス内のＰチャネル
ＭＯ５１８，１９，２０，２１が＃ Ｑ Ｎ ７＋にな
り電源から電荷がチャージされ出力線１０は“Ｌ”から
“Ｈ″に変化する。このとき電源（２） と出力線１０の間のＰチャネルＭＯ８は１つだけなので
電荷のチャージ動作は速い。次に入力線９への信号がパ
Ｉ、″′から４４ ＨＩＩに変わるとマトリクス内のチ
ャネルＭＯ８１４，１５，１６，１７がＩｔ ＯＮ Ｉ
ｔになり出力線１０の電荷がＧＮＤにディスチャージさ
れる。このときのディスチャージは出力線１０とＧＮＤ
間には、ＮチャネルＭＯＳが多数あるので動作は遅い。
に示す。ここで入力信号の変化による回路の動作を第４
図、第５図を、用いて説明する。入力線９への信号がｇ
ｌＨ”から′Ｌ”に変わるとマトリクス内のＰチャネル
ＭＯ５１８，１９，２０，２１が＃ Ｑ Ｎ ７＋にな
り電源から電荷がチャージされ出力線１０は“Ｌ”から
“Ｈ″に変化する。このとき電源（２） と出力線１０の間のＰチャネルＭＯ８は１つだけなので
電荷のチャージ動作は速い。次に入力線９への信号がパ
Ｉ、″′から４４ ＨＩＩに変わるとマトリクス内のチ
ャネルＭＯ８１４，１５，１６，１７がＩｔ ＯＮ Ｉ
ｔになり出力線１０の電荷がＧＮＤにディスチャージさ
れる。このときのディスチャージは出力線１０とＧＮＤ
間には、ＮチャネルＭＯＳが多数あるので動作は遅い。
従来とのＮチャネルＭＯＳ１４，１５，１６，１７は第
５図に示すようにチャネル幅２２を全て同じにしている
。入力線９に“Ｈ”が印加されるとＮチャネルＭＯＳ１
４゜１５．１６，１７が＃ ＯＮ ＩＩになる。しかし
この動作は各ＮチャネルＭＯＳにおいて同時に起こるの
ではなく、まずＮチャネルＭＯＳ１７がＩＩ ＯＮ ｇ
ｇになりＮチャネルＭＯＳ１６，１７間の電荷のディス
チャージを行ない、その後でＮチャネルＭＯＳ１６が１
１０ Ｎ ＩＩになる。このようにＮチャネルＭＯＳが
１７．１６，１５．１４の順でそれぞれ”ＯＮ”となる
のでその遅延は各ＮチャネルＭＯ８の遅延を合計したも
のとなっている。このためと（３） のレイアウト法では、ディスチャージ時の動作が遅いと
いう欠点があった。
５図に示すようにチャネル幅２２を全て同じにしている
。入力線９に“Ｈ”が印加されるとＮチャネルＭＯＳ１
４゜１５．１６，１７が＃ ＯＮ ＩＩになる。しかし
この動作は各ＮチャネルＭＯＳにおいて同時に起こるの
ではなく、まずＮチャネルＭＯＳ１７がＩＩ ＯＮ ｇ
ｇになりＮチャネルＭＯＳ１６，１７間の電荷のディス
チャージを行ない、その後でＮチャネルＭＯＳ１６が１
１０ Ｎ ＩＩになる。このようにＮチャネルＭＯＳが
１７．１６，１５．１４の順でそれぞれ”ＯＮ”となる
のでその遅延は各ＮチャネルＭＯ８の遅延を合計したも
のとなっている。このためと（３） のレイアウト法では、ディスチャージ時の動作が遅いと
いう欠点があった。
（発明の目的〕
本発明の目的は、ＣＭＯ５技術を使ったＰＬＡを高速か
つ小面積で実現するためのレイアウト法を提供すること
にある。
つ小面積で実現するためのレイアウト法を提供すること
にある。
ＮチャネルＭＯＳが直列に接続されている回路において
入力ゲートへの信号が、同時に゛′Ｈ″レベルになって
も各々のＮチャネルＭＯＳは同じタイミングでＩｔ Ｏ
Ｎ ｐｇにならずに接地に近いＮチャネルＭＯＳから順
々に１１０ Ｎ ＃Ｔになる。ゆえに各ＮチャネルＭＯ
８が″“○Ｎ″に変化する時間を速くするために、接地
に近いＮチャネルＭＯＳのチャネル幅を最大にし全体を
階段状にした。
入力ゲートへの信号が、同時に゛′Ｈ″レベルになって
も各々のＮチャネルＭＯＳは同じタイミングでＩｔ Ｏ
Ｎ ｐｇにならずに接地に近いＮチャネルＭＯＳから順
々に１１０ Ｎ ＃Ｔになる。ゆえに各ＮチャネルＭＯ
８が″“○Ｎ″に変化する時間を速くするために、接地
に近いＮチャネルＭＯＳのチャネル幅を最大にし全体を
階段状にした。
以下、本発明の一実施例を第６図、第７図、第８図及び
第９図により説明する。
第９図により説明する。
第６図に示す出力線２３とＧＮＤ間に多段にＮチャネル
ＭＯＳが接線されている回路は従来箱７（４） 図に示すレイアウトを行なっている。出力線２３に充電
されている電荷はＮチャネルＭＯＳ２８゜２９．３０．
３１を通してディスチャージされるわけであるが各Ｎチ
ャネルＭＯＳトランジスタ間のソース、ドレインに充電
されている電荷をもディスチャージする必要がある。こ
のために各ＮチャネルＭＯ８２８，２９，３０，３１の
入力ゲート２４，２５，２６，２７に１１ ＨＩｔレベ
ル信号が同時に入力されたとしても各ＮチャネルＭＯ８
は同時にはＩＩ ＯＮ ＃ｌにならない。まずはじめに
ＧＮＤに最も近いＮチャネルＭＯＳ３１のゲート、ソー
ス間の電位差が、しきい値電圧（Ｖｔｈ）を越えてＮチ
ャネルＭＯＳ３１が’ＯＮ”になリノード３４に充電さ
れていた電荷がディスチャージされる。
ＭＯＳが接線されている回路は従来箱７（４） 図に示すレイアウトを行なっている。出力線２３に充電
されている電荷はＮチャネルＭＯＳ２８゜２９．３０．
３１を通してディスチャージされるわけであるが各Ｎチ
ャネルＭＯＳトランジスタ間のソース、ドレインに充電
されている電荷をもディスチャージする必要がある。こ
のために各ＮチャネルＭＯ８２８，２９，３０，３１の
入力ゲート２４，２５，２６，２７に１１ ＨＩｔレベ
ル信号が同時に入力されたとしても各ＮチャネルＭＯ８
は同時にはＩＩ ＯＮ ＃ｌにならない。まずはじめに
ＧＮＤに最も近いＮチャネルＭＯＳ３１のゲート、ソー
ス間の電位差が、しきい値電圧（Ｖｔｈ）を越えてＮチ
ャネルＭＯＳ３１が’ＯＮ”になリノード３４に充電さ
れていた電荷がディスチャージされる。
その結果ＮチャネルＭＯ８３０のゲート、ソース間の電
位差がしきい値電圧（Ｖｔｈ）を越えてＮチャネル３０
がＩＩ ＯＮ ７７になる。ノード３３の電荷はＮチャ
ネルＭＯＳ３０，３１を通してディスチャージされる。
位差がしきい値電圧（Ｖｔｈ）を越えてＮチャネル３０
がＩＩ ＯＮ ７７になる。ノード３３の電荷はＮチャ
ネルＭＯＳ３０，３１を通してディスチャージされる。
このように直列多段に接続されているＮチャネルＭＯＳ
はＧＮＤに近い方から順々（５） にＩＩ ＯＮ ′１になる。このときのノード３４，３
３゜３２の寄生容量がディスチャージ時間に大きく影響
している。またＮチャネルＭＯＳが直列になっているた
めに各ＮチャネルＭＯ８が′″○Ｎ″になったときの抵
抗もディスチャージ時間に影響を及ぼしている。そこで
ＮチャネルＭＯＳのチャネル幅３５を大きくし、ＭＯＳ
の″○Ｎ″抵抗を小さくすればディスチャージ時間は短
縮される。
はＧＮＤに近い方から順々（５） にＩＩ ＯＮ ′１になる。このときのノード３４，３
３゜３２の寄生容量がディスチャージ時間に大きく影響
している。またＮチャネルＭＯＳが直列になっているた
めに各ＮチャネルＭＯ８が′″○Ｎ″になったときの抵
抗もディスチャージ時間に影響を及ぼしている。そこで
ＮチャネルＭＯＳのチャネル幅３５を大きくし、ＭＯＳ
の″○Ｎ″抵抗を小さくすればディスチャージ時間は短
縮される。
以上の考えにより第７図における各ＮチャネルＭＯ３の
チャネル幅３５を大きくして電流を流れやすくするとデ
ィスチャージの高速化を計ることができる。ところが全
てのＮチャネルＭＯＳのチャネル幅を大きくしたのでは
、ノード３２，３３゜３４に寄生する容量が増加するた
めにディスチャージの時間がある一定の値まで短縮され
るが、それ以後は飽和状態になってしまう。しかもこの
ときにＮチャネルＭＯＳが大きくなっているためにレイ
アウト面積が大きくなるという問題点も含んでいる。そ
こでこの２つの問題点を解決するレイアウト方法を第８
図に示す。このレイアウトは、（６） 出力線２３とＧＮＤ間の直列ＮチャネルＭＯ８のチャネ
ル幅を階段状に変えることを特徴としている。このレイ
アウトを行なうことにより最も電流を流す必要のあるＮ
チャネルＭＯ８３１のチャネル幅３９が最大になってい
るためＭＯＳの”ＯＮ”抵抗が小さくなリノード３４の
ディスチャージが速くなる。またこのとき次段のＮチャ
ネルＭＯ８３０が小さくなっている関係でノード３４の
容量は小さくなっていてノード３４のディスチャージは
さらに速くなっている。すなわちＮチャネルＭＯ８のチ
ャネル幅に対してディスチャージするべき容量は少なく
なるという構造をしている。ところでノード３４の容量
のディスチャージが速くなることによりＮチャネルＭＯ
８３０が＃ ＯＮ ＩＩになるタイミングも速くなる。
チャネル幅３５を大きくして電流を流れやすくするとデ
ィスチャージの高速化を計ることができる。ところが全
てのＮチャネルＭＯＳのチャネル幅を大きくしたのでは
、ノード３２，３３゜３４に寄生する容量が増加するた
めにディスチャージの時間がある一定の値まで短縮され
るが、それ以後は飽和状態になってしまう。しかもこの
ときにＮチャネルＭＯＳが大きくなっているためにレイ
アウト面積が大きくなるという問題点も含んでいる。そ
こでこの２つの問題点を解決するレイアウト方法を第８
図に示す。このレイアウトは、（６） 出力線２３とＧＮＤ間の直列ＮチャネルＭＯ８のチャネ
ル幅を階段状に変えることを特徴としている。このレイ
アウトを行なうことにより最も電流を流す必要のあるＮ
チャネルＭＯ８３１のチャネル幅３９が最大になってい
るためＭＯＳの”ＯＮ”抵抗が小さくなリノード３４の
ディスチャージが速くなる。またこのとき次段のＮチャ
ネルＭＯ８３０が小さくなっている関係でノード３４の
容量は小さくなっていてノード３４のディスチャージは
さらに速くなっている。すなわちＮチャネルＭＯ８のチ
ャネル幅に対してディスチャージするべき容量は少なく
なるという構造をしている。ところでノード３４の容量
のディスチャージが速くなることによりＮチャネルＭＯ
８３０が＃ ＯＮ ＩＩになるタイミングも速くなる。
各ＮチャネルＭＯ８は３１，３０，２９．２８（７）順
で”ＯＮ”になルノで前段のＮチャネルＭＯ８がより速
く“ＯＮ″になれば結果として出力線２３のディスチャ
ージも速くなる。
で”ＯＮ”になルノで前段のＮチャネルＭＯ８がより速
く“ＯＮ″になれば結果として出力線２３のディスチャ
ージも速くなる。
次に面積の点では第８図のレイアウトを第９図（７）
に示すごとく出力線とＧＮＤの位置を交互に配列するこ
とによりレイアウト面積を最小にすることができる。
とによりレイアウト面積を最小にすることができる。
第１０図は、従来装置の動作波形図で、図中波形を示す
丸の中に記された数字は第７図に用いた各部分の引用符
号に相当する。この実施例ではチャネル幅３５が２５．
２ μｍになっている。
丸の中に記された数字は第７図に用いた各部分の引用符
号に相当する。この実施例ではチャネル幅３５が２５．
２ μｍになっている。
第１１図は、本実施例の動作波形図で、図中波形を示す
丸の中に記された数字は第８図に用いた各部分の引用符
号に相当する。この実施例では、チャネル幅３６，３７
，３８，３９が夫々１０．２μｍ、２０．２ μｍ、３
０．２ μｍ、４０．２μｍになっている。
丸の中に記された数字は第８図に用いた各部分の引用符
号に相当する。この実施例では、チャネル幅３６，３７
，３８，３９が夫々１０．２μｍ、２０．２ μｍ、３
０．２ μｍ、４０．２μｍになっている。
第１０図と第１１図を比較すると、両者ともチップ上の
専有面積は同じであるが、その出力波形２３は、第１１
図の方が高速に立下がっているのがわかる。
専有面積は同じであるが、その出力波形２３は、第１１
図の方が高速に立下がっているのがわかる。
本発明によれば、出力線と接地の間に多段に接続するＮ
チャネルＭＯ８より構成されるＰＬＡ（８） において、ＮチャネルＭＯ８のチャネル幅を階段状に変
えることにより、出力線に寄生した容量のディスチャー
ジを速くすることができるのでＰＬＡの全体の動作を高
速にする効果がある。
チャネルＭＯ８より構成されるＰＬＡ（８） において、ＮチャネルＭＯ８のチャネル幅を階段状に変
えることにより、出力線に寄生した容量のディスチャー
ジを速くすることができるのでＰＬＡの全体の動作を高
速にする効果がある。
第１図は多段論理図、第２図は多段論理をマトリクスで
構成した図、第３図は多段論理をＮＡＮＤ論理で構成し
た図、第４図はＮＡＮＤ論理ＰＬＡの回路図、第５図は
ＰＬＡのレイアウト図、第６図１よＮチャネルＭＯ８回
路図、第７図は従来レイアウト図、第８図は本発明のレ
イアウト図、第９図は本発明のレイアウト図、第１０図
は従来技術による動作波形図、第１１図は本実施例によ
る動作波形図である。 ３５．３６，３７，３８，３９・・・ＮチャネルＭＯ８
のチャネル幅。 代理人 弁理士 高橋明夫 （９） 第 １ 図 第 ２ 図 第 ３ 図 一一一一一ノ凹、−−−−−−４つ 〆
構成した図、第３図は多段論理をＮＡＮＤ論理で構成し
た図、第４図はＮＡＮＤ論理ＰＬＡの回路図、第５図は
ＰＬＡのレイアウト図、第６図１よＮチャネルＭＯ８回
路図、第７図は従来レイアウト図、第８図は本発明のレ
イアウト図、第９図は本発明のレイアウト図、第１０図
は従来技術による動作波形図、第１１図は本実施例によ
る動作波形図である。 ３５．３６，３７，３８，３９・・・ＮチャネルＭＯ８
のチャネル幅。 代理人 弁理士 高橋明夫 （９） 第 １ 図 第 ２ 図 第 ３ 図 一一一一一ノ凹、−−−−−−４つ 〆
Claims (1)
- １、出力線と接地の間に多段に接続するＮチャネルＭＯ
８より成るＰＬＡにおいて、ＮチャネルＭＯ８のチャネ
ル幅を階段状に変えることを特徴とするＰＬＡのレイア
ウト法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076384A JPS60257150A (ja) | 1984-06-01 | 1984-06-01 | Ｐｌａのレイアウト法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076384A JPS60257150A (ja) | 1984-06-01 | 1984-06-01 | Ｐｌａのレイアウト法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257150A true JPS60257150A (ja) | 1985-12-18 |
Family
ID=14543948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11076384A Pending JPS60257150A (ja) | 1984-06-01 | 1984-06-01 | Ｐｌａのレイアウト法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257150A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442209A (en) * | 1992-05-30 | 1995-08-15 | Gold Star Electron Co., Ltd. | Synapse MOS transistor |
| US6512269B1 (en) * | 2000-09-07 | 2003-01-28 | International Business Machines Corporation | High-voltage high-speed SOI MOSFET |
-
1984
- 1984-06-01 JP JP11076384A patent/JPS60257150A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442209A (en) * | 1992-05-30 | 1995-08-15 | Gold Star Electron Co., Ltd. | Synapse MOS transistor |
| US6512269B1 (en) * | 2000-09-07 | 2003-01-28 | International Business Machines Corporation | High-voltage high-speed SOI MOSFET |
| KR100440420B1 (ko) * | 2000-09-07 | 2004-07-15 | 인터내셔널 비지네스 머신즈 코포레이션 | 고전압 고속 ｓｏｉ 금속 산화물 반도체 전계 효과트랜지스터 |
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