JPS60254648A - プラスチツク封止型半導体装置 - Google Patents

プラスチツク封止型半導体装置

Info

Publication number
JPS60254648A
JPS60254648A JP10998984A JP10998984A JPS60254648A JP S60254648 A JPS60254648 A JP S60254648A JP 10998984 A JP10998984 A JP 10998984A JP 10998984 A JP10998984 A JP 10998984A JP S60254648 A JPS60254648 A JP S60254648A
Authority
JP
Japan
Prior art keywords
frame
island
semiconductor device
holes
metallic frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10998984A
Other languages
English (en)
Inventor
Takashi Urano
浦野 孝志
Etsuji Kubo
久保 悦司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Corp
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP10998984A priority Critical patent/JPS60254648A/ja
Publication of JPS60254648A publication Critical patent/JPS60254648A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔題業上の利用分野〕 本発明はグラスナック封止型半導体装置に関する。
さらに詳しくは直接午導悴素子を金I!47レームに固
定する部分(アイランド)の形状に胸するものである。
〔従来技術〕
通常トランジスタ,IC% LSIなどの牛導体素子は
,7レームのアイランド上に金メッキをしてシリコン〜
金との共晶で接着固定するか銀ペーストと呼ばnるエポ
キシ樹脂を主成分とする接着剤固定するかもしくはポリ
イミド4l1 hIrを主成分とする接着剤でa!i1
足するかの6逼りで行なわれている@アイランドのサイ
ズは、搭載する索子サイズL9も若干入きめの通常0.
5〜[l5叩程度の余裕をもった大きさとなっているO
ICパッケージの断面図を第2図に、金If4フレーム
の概略−をM4S図に示す〇 第2図、第5図において1はアイランド、2は牛4停累
子、3は金蔵、4はリードビン、5は封止材料である。
そして1の部分[金メッキをするかもしくは接着剤を塗
布して素子を固定するわけである。
プラスチック封止さrtたICの信頼性試験は、破近l
tます鰍しくなり#I4熱爾隼性、劇牛出耐湿性などユ
ーザーからのレベルアップの安来が強1っている0しか
もパッケージ形状は博型小型化して↓・り、物性同上r
c ta、=しい傾向にある。
(発明CMl的〕 本発明は素子を搭載するアイランドを工夫とすることに
Lり耐#l備筆性、耐直性の同上紫図ることを目的とす
る。
〔発明の栴成〕
不発明は千4俸索子を金属フレームに搭載して封止用成
形材料で成形するプラスチック封止型子4体装置におい
て、牛尋悸素子を金属フレームに固定する部分(アイラ
ンド)の金属フレームに穴tりけたフレーム勿用いたこ
と’(f−%徴とする。
耐熱働撃性試験、耐湿性試験による不良品を詳細にナエ
ックし7c結釆、1ずクラックの発生は素子搭載側では
なくてアイランド側に起こっていることがわかった。こ
の理由は、封止する材料と金属(フレーム)(J機盾刀
の力が索子と材料の接着力Lr)も小さいため、七の結
果ヒートサイクルによって劣化し弱いアイランド11!
iに剥離葡生じてり2ツクとなるためである01だ高如
嶋湿下に長時間暴露さt″L罠暮台も上記と1hノ独に
接着力の舞い部分もしくは剥嘔した部分V(水分が縦果
し、その結果材料中の不純vlJ幽度2hiJs的に嶋
めて不良の原因となることかわかっ’fc、。
本発明によf′Lは、貝通し友人を・設けることi/(
1−エフ、封止する材料と金属フレームの熱膨加保数の
差によって発生する応力t1 この人によって小姑(分
取さぞるCとができる。発生する応力は従来フレームの
姻会アイランドのコーナ部に集中するが、本発明に工2
1.はアイランドに設けた八に光横した材料がフックの
役目tは罠しその結果応力のコーナ部への集中ヶ避ける
ことができる。プラスチック封止によって発生する全応
力値は笈化し11/′Iか、局所に集中することがない
ため接着力が小さい場合でもアイランドと材料の剥瀦を
抑えることがでさる〇 本発明に採用する穴は、数において@定はないが、穴径
については@伜Q、 3 IIItn以上か望ましい。
この理由は直径Q、 5 mm未満では強度が不十分で
収縮、膨張時のくり返しの@会、人の根元で折nてしま
つ恐f′Lがあるからである。穴の数と位置については
砿は4ヶ以上あることか望1しく、位fft%アイラン
ドのコーナからコーナの対角縁上に位置することが望ま
しい。距離は対角線の父点とコーナからの距離の1/2
エクもコーナ餉にあった力が望ましい。
以下実施例に従って本発明の効未葡d発明するが、本発
明を何ら制限するものではない0〔実施?1j1) 第4図は用いるアイランド部の形状を示す平面図である
0図のLうIL金メッキしたアイランド部にコーナから
中心に向かってj、 5 mmの位置に■径1 mra
の入6を4グ辺L!111.5 ff1m11Mn7j
位ii[c2ヶ八tあけた16ビンD I P (Du
alInline Package ) フv−ムfr
hmし、このツー−■■■−1■■−−■− レームt350“CQ)熱板VCふいて素子と共晶を作
って接層した0用いたフレーム(1)@寅は4270イ
で?〉る。この系子恰載フレーム?用いて、エポキシ倒
脂成形材桝(日立化成製CEL−F−7078に−1)
で成形して試験サンプルAr作成した。サンプルAの即
「面図盆第4図r(ボす。成形栄件は金型飴変180℃
、映化時−190秒で行ない、アフタギュア朱汗は17
5℃、5時間を採用した。同時比軟として、前述した7
レ一ム′?r人めけぜずに索子を搭載して同条杆でu4
形し、凡戦サンプルB勿作成した。耐熱衝撃試験による
サンプルA、Hの結果全表1にボすO 表 1 表中の分母は試験総数、分子は党生不艮数を示す。
耐熱衝撃性試練は欣悴鼠累(−196℃〕とシリコーン
オイル(150℃)葡用い各2分間役漬し、途中の呈崗
放置は行なわなかった。
衣1の結果エリ本発明による効果が大きいことがわかる
作成し1ζサンプルA、Bi月いてこnら全耐湿性試j
li12Kかけた結果′f第5凶に示す。谷サンプルは
260℃の半田浴K 2.0秒1目〕浸漬し、その俊2
気圧、121℃の水盛気中に放直し、系子上の回路断憇
で1占頼性勿ナエツクし友。第5図よV耐磯性試厭に対
しても効釆のあることがわかる。
〔実施例2〕 第6丙は用いるアイランドの平面図で図に示したように
戴メッヤしたアイランドSにコーナから対角線の中心に
向かって1.7 mruQ位[に直径1.2 mmφθ
八を4ケ、対角線の中心に1ケ計5りあけ友54ビンF
 P (Flat Package ) 7レームを作
成し、このフレームを660℃の熱板上において素子紫
金〜シリコン共晶で接層した。用い罠フレームの材質は
4270イである。
同時比較として、八tあけないフレームに素子を雀〜シ
リコン共晶で接層した。こnらフレーム忙用いて実21
1!8?li1と同様に封止用成形材料C!!、L−F
−7078に−1で、成形してサンプルC,D(比較サ
ンプル)ケ作成した0サンプルC,Dの幻熱資単性の結
果を表2に示す。
本発131]tcよる効釆の人きいこと:かわかる。
表 2 〔発明の幼果〕 本発明により釦熱衝撃註、剛併性に彼Iしたプラスナッ
ク對止型午専坏装置が侍らnlこ0
【図面の簡単な説明】
第1図は夾り例1で用いたアイランド匍の平面図、尿2
図はプラスチックICのfJT面図、第6図ISL索子
ケ搭載し1こリードフレームの千囲図、第4図は実施例
1で作成したゲラステック封止ICの断面図、第5図は
耐湿性試緩箱米忙示すグラフ、第6図tri火り例2で
用ににアイランドの平面図である。 符号の説明 1 アイランド 2 半導俸素子 6 金脈 4 リードビン 5 到止剃科 6 アイランド匍(lこあけに穴第4図 第5図 放置時間(毘) 第6図

Claims (1)

  1. 【特許請求の範囲】 1、 牛尋俸素子を金庫フV−ムに搭載して封止用成形
    材料で成形するグラスナック封止型半導体装置において
    、金属フレームにへ會あけ1ζフレームを用いたことを
    特徴とする半導体装置。 2、金執フレームの穴の直径がQ、 3 mm以上であ
    ることを特徴とする特許請求範曲第1項記載−すの対角
    線上[4ケ以上あること全特徴とする特許請求の範囲第
    1項又は第2項記載の半導体装置。 4、金属フレームの人の索子を搭載する面のコ☆ −すからコーナ対角線の父点とコーナからの短離の/2
    Lt)もコーナーにあることt特徴とする轡許請求#L
    囲第3項記載の半導体装置〇
JP10998984A 1984-05-30 1984-05-30 プラスチツク封止型半導体装置 Pending JPS60254648A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10998984A JPS60254648A (ja) 1984-05-30 1984-05-30 プラスチツク封止型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10998984A JPS60254648A (ja) 1984-05-30 1984-05-30 プラスチツク封止型半導体装置

Publications (1)

Publication Number Publication Date
JPS60254648A true JPS60254648A (ja) 1985-12-16

Family

ID=14524262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10998984A Pending JPS60254648A (ja) 1984-05-30 1984-05-30 プラスチツク封止型半導体装置

Country Status (1)

Country Link
JP (1) JPS60254648A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01278757A (ja) * 1988-05-02 1989-11-09 Matsushita Electron Corp リードフレーム
JP2008300587A (ja) * 2007-05-31 2008-12-11 Renesas Technology Corp 半導体装置およびその製造方法
CN110323166A (zh) * 2019-08-03 2019-10-11 捷捷半导体有限公司 一种带有应力释放槽的汽车二极管用烧结模具及使用方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01278757A (ja) * 1988-05-02 1989-11-09 Matsushita Electron Corp リードフレーム
JP2008300587A (ja) * 2007-05-31 2008-12-11 Renesas Technology Corp 半導体装置およびその製造方法
CN110323166A (zh) * 2019-08-03 2019-10-11 捷捷半导体有限公司 一种带有应力释放槽的汽车二极管用烧结模具及使用方法
CN110323166B (zh) * 2019-08-03 2024-04-30 捷捷半导体有限公司 一种带有应力释放槽的汽车二极管用烧结模具及使用方法

Similar Documents

Publication Publication Date Title
EP0478250A1 (en) Integrated circuit device and method to prevent cracking during surface mount
Nishimura et al. Effect of lead frame material on plastic-encapsulated IC package cracking under temperature cycling
JPS6312157A (ja) 耐熱プラスチツク半導体装置
JPS60254648A (ja) プラスチツク封止型半導体装置
JPH04192341A (ja) 半導体装置
JPH0382129A (ja) 半導体チップ
JPH05315511A (ja) リードフレーム材およびその製造方法
KR850002668A (ko) 반도체 장치 및 그 제조방법
JPH01187832A (ja) 半導体デバイスおよび半導体チップ
JPS5916357A (ja) 半導体装置
JPS60208846A (ja) 耐熱プラスチツクic
JPS5851424B2 (ja) 半導体装置
JPS63136537A (ja) 半導体用テ−プ状リ−ド
JPS60254647A (ja) プラスチツク封止型半導体装置
JPS6034265B2 (ja) 電子部品
US3802065A (en) Method and structure for mounting semiconductor chips
JPH01278757A (ja) リードフレーム
JPS60258941A (ja) 樹脂封止型半導体装置
Xue et al. Numerical analysis of interfacial delamination in thin array plastic package
KR0183768B1 (ko) 반도체 팩키지의 리드 프레임 제조 방법
JPS60164346A (ja) Ic用リ−ドフレ−ム
JPS5460859A (en) Bonding method
JPH04225554A (ja) 樹脂パッケージ
JPH06328289A (ja) プリフォーム複合はんだ
JPS60170246A (ja) 半導体装置及びその製造方法