JPS60252982A - マルチｃｐｕを持つコンピユ−タシステムにおけるメモリアクセス方法 - Google Patents
マルチｃｐｕを持つコンピユ−タシステムにおけるメモリアクセス方法Info
- Publication number
- JPS60252982A JPS60252982A JP10863384A JP10863384A JPS60252982A JP S60252982 A JPS60252982 A JP S60252982A JP 10863384 A JP10863384 A JP 10863384A JP 10863384 A JP10863384 A JP 10863384A JP S60252982 A JPS60252982 A JP S60252982A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術公費
本発明は、複数のマイクロプロセッサを搭載したコンピ
ュータシステムにおいて、主マイクロプロセッサがサブ
マイクロプロセッサと共有するデータメモリ乃至外部メ
モリに対して非アクセス時に、サブマイクロプロセッサ
へ共有メモリへのアクセス許可信号を与える乙とでリー
ド／ライトの実行効率を向上させた、マルチＣＰＵコン
ピュータシステムのメモリアクセス方法に関するもので
ある。
ュータシステムにおいて、主マイクロプロセッサがサブ
マイクロプロセッサと共有するデータメモリ乃至外部メ
モリに対して非アクセス時に、サブマイクロプロセッサ
へ共有メモリへのアクセス許可信号を与える乙とでリー
ド／ライトの実行効率を向上させた、マルチＣＰＵコン
ピュータシステムのメモリアクセス方法に関するもので
ある。
（２）従来技術とその問題点
コンピュータシステムの機能、性能の高度化への要求に
対応して複数のマイクロプロセッサ、所謂、マルチＣＰ
Ｕを採用するコンピュータがある。
対応して複数のマイクロプロセッサ、所謂、マルチＣＰ
Ｕを採用するコンピュータがある。
−例として、マイクロプロセッサ（以下ＣＰＵと称する
）を２つ備えたデュアルｃＰＵについて説明すると、主
ＣＰＵとサブｃＰＵには相互間のインターフェースとし
ての共有メモリがある。この共有メモリに主ＣＰＵとサ
ブＣＰＵが同時にアクセスすることはできない。従来の
ＤＭＡ （ダイレクト メモリ アクセス）等の方法に
よれば、主ｃｐｕ、サブＣＰＵのビジィ信号をチェック
して、サブＣＰＵがビジィ状態でないことを確認してか
ら共有メモリにアクセスする。しかし、いずれか一方の
ＣＰＵがビジィ状態である場合、他方のＣＰＵはレディ
状態になってアクセス可能になるまで待つことになる。
）を２つ備えたデュアルｃＰＵについて説明すると、主
ＣＰＵとサブｃＰＵには相互間のインターフェースとし
ての共有メモリがある。この共有メモリに主ＣＰＵとサ
ブＣＰＵが同時にアクセスすることはできない。従来の
ＤＭＡ （ダイレクト メモリ アクセス）等の方法に
よれば、主ｃｐｕ、サブＣＰＵのビジィ信号をチェック
して、サブＣＰＵがビジィ状態でないことを確認してか
ら共有メモリにアクセスする。しかし、いずれか一方の
ＣＰＵがビジィ状態である場合、他方のＣＰＵはレディ
状態になってアクセス可能になるまで待つことになる。
特に、主ＣＰＵがレディ状態で待機している間はデータ
を処理しないので非能率的であり、処理速度が遅くなる
。
を処理しないので非能率的であり、処理速度が遅くなる
。
（３）発明の目的
しかして、本発明の目的は、ＤＭＡ等でのソフトウェア
（プログラム）による制御でな（、／’％−ドウエアに
よって主ＣＰＵを優先させて共有メモリのアクセスを行
わせ、主ＣＰＵがプログラムフェッチ或いは演算等のよ
うな共有メモリへの非アクセスサイクルのみにサブＣＰ
Ｕの共有メモリアクセスを許可しプログラム実行乃至デ
ータ処理の能率を向上し、且つ、高速処理が可能なマル
チＣＰＵコンピュータシステムのメモリアクセス方法を
提供することにある。
（プログラム）による制御でな（、／’％−ドウエアに
よって主ＣＰＵを優先させて共有メモリのアクセスを行
わせ、主ＣＰＵがプログラムフェッチ或いは演算等のよ
うな共有メモリへの非アクセスサイクルのみにサブＣＰ
Ｕの共有メモリアクセスを許可しプログラム実行乃至デ
ータ処理の能率を向上し、且つ、高速処理が可能なマル
チＣＰＵコンピュータシステムのメモリアクセス方法を
提供することにある。
（４）発明の構成
上記目的を達成するため、本発明のメモリアクセス方法
は、主マイクロプロセッサ（ｃｐｕ）が共有メモリへの
非アクセスサイクルにアクセス許可信号をサブマイクロ
プロセッサ（ｃｐｕ）に与えて、サブＣＰＵに共有メモ
リアクセスを許可するようにしたことを特徴とする。以
下、本発明は図面に基づき説明する。
は、主マイクロプロセッサ（ｃｐｕ）が共有メモリへの
非アクセスサイクルにアクセス許可信号をサブマイクロ
プロセッサ（ｃｐｕ）に与えて、サブＣＰＵに共有メモ
リアクセスを許可するようにしたことを特徴とする。以
下、本発明は図面に基づき説明する。
（５）発明の一実施例
図面第１図は本発明によるメモリアクセス方法を説明す
る概略ブロック図、第２図はタイムチャートである。
る概略ブロック図、第２図はタイムチャートである。
図中、１は主マイクロプロセッサ（ＣＰＵ）２を有する
メインブロックである。このメインブロック１には、通
常、プログラムＲＯＭ及びＲＡＭ。
メインブロックである。このメインブロック１には、通
常、プログラムＲＯＭ及びＲＡＭ。
データＲＡＭ等のメモリと、各種インターフェース、コ
ントロール回路が含まれている。メインブロック１の主
ＣＰＵ２は後述する共有メモリ （データメモリ）への
非アクセスサイクルに特定のアクティブ信号を出力する
タイプのＣＰＵが望ましく、たとえばインテル社のＭＣ
８５１シリーズ（８０５１等）のＣＰＵが適用できる。
ントロール回路が含まれている。メインブロック１の主
ＣＰＵ２は後述する共有メモリ （データメモリ）への
非アクセスサイクルに特定のアクティブ信号を出力する
タイプのＣＰＵが望ましく、たとえばインテル社のＭＣ
８５１シリーズ（８０５１等）のＣＰＵが適用できる。
３は、サブマイクロプロセッサ（ＣＰＵ）４を有するサ
ブブロックである。このサブブロックにもメインブロッ
クと同様に各種メモリ、コントロール回路のほかにデー
タバス乃至アドレス用のバッファ４′等を含んでいる。
ブブロックである。このサブブロックにもメインブロッ
クと同様に各種メモリ、コントロール回路のほかにデー
タバス乃至アドレス用のバッファ４′等を含んでいる。
主ＣＰＵ２とサブＣＰＵ４は夫々特徴的な機能を持つが
、プログラムの実行に際してサブＣＰＵは限られた特定
の機能を実行し、コンピュータシステムにおける主な処
理は主ＣＰＵが行う。しかし、相互に連繋して信号のや
り取りを行いプログラムを遂行する。このためメインブ
ロック１とサブブロック３間にインターフェースとなる
共有メモリ５を設けている。
、プログラムの実行に際してサブＣＰＵは限られた特定
の機能を実行し、コンピュータシステムにおける主な処
理は主ＣＰＵが行う。しかし、相互に連繋して信号のや
り取りを行いプログラムを遂行する。このためメインブ
ロック１とサブブロック３間にインターフェースとなる
共有メモリ５を設けている。
６は主ＣＰＵ及びサブＣＰＵが共有メモリ５にアクセス
する場合に番地指定制御を行うアドレスデータバス制御
回路である。
する場合に番地指定制御を行うアドレスデータバス制御
回路である。
上記構成のコンピュータシステムにおける主ＣＰＵ及び
サブＣＰＵの共有メモリへのアクセス作用について第２
図に一例として示すタイムチャートに従って以下に説明
する。
サブＣＰＵの共有メモリへのアクセス作用について第２
図に一例として示すタイムチャートに従って以下に説明
する。
第２図は主ＣＰＵ２とサブＣＰＵ４が共有メモリ５を占
有する状態を示している。
有する状態を示している。
いま、８時間点で主ＣＰＵ２のみに共有メモリ５へのア
クセス命令があった場合、主ＣＰＵは特定のデータメモ
リアクセスのアクティブ信号（点Ｊ）を発生し、共有メ
モリをアクセスする（ａ −０間、データメモリアクセ
スサイクル）。この間に、たとえ、サブＣＰＵ４に共有
メモリ５へのアクセス命令があっても、主ＣＰＵ２が優
先順位上位のため割り込みせずにサブＣＰＵ４のデータ
はバッファ４′に一時スドアされて待機する（ｂ）。
クセス命令があった場合、主ＣＰＵは特定のデータメモ
リアクセスのアクティブ信号（点Ｊ）を発生し、共有メ
モリをアクセスする（ａ −０間、データメモリアクセ
スサイクル）。この間に、たとえ、サブＣＰＵ４に共有
メモリ５へのアクセス命令があっても、主ＣＰＵ２が優
先順位上位のため割り込みせずにサブＣＰＵ４のデータ
はバッファ４′に一時スドアされて待機する（ｂ）。
主ＣＰＵ２が共有メモリ５へのアクセス完了して（０点
）、主ＣＰＵ２が次のマシンサイクルに移り他のプログ
ラム実行に移行するとクロックに合わせて特定の非デー
タメモリアクセスを意味するアクティブ信号（点ｋ）を
出力する。このアクティブ信号を検知するとサブＣＰＵ
Ｊ側は共有メモリ５ヘアクセスする。
）、主ＣＰＵ２が次のマシンサイクルに移り他のプログ
ラム実行に移行するとクロックに合わせて特定の非デー
タメモリアクセスを意味するアクティブ信号（点ｋ）を
出力する。このアクティブ信号を検知するとサブＣＰＵ
Ｊ側は共有メモリ５ヘアクセスする。
サブＣＰＵが共有メモリに対してリード或いはライト命
令を出してから、中継用のバッファを経て共有メモリへ
アクセス完了するまでは不定待ち合わせ時間となるが、
この期間はサブＣＰＵに対してウェイト信号を返せば良
い。（ｂ−ｄ）別な方法として、サブＣＵＰのライト命
令に対しては、上記待合わせ時間の最長値を想定し、こ
の範囲内点（ｂ−ｄ）においてバッファから共有メモリ
へアクセスが完了することを保証されることで、サブＣ
ＰＵにウェイト信号を返さなくても良い（点ｂ）。又サ
ブＣＰＵのリード命令に対しては、上記待合わせ時間の
ウェイトを行わずに、一度目のリード命令点すのあと再
度リード命令をｄ点に発生させることで、後者のデータ
を有効とすれば、ウェイト信号の扱いを省略できる。
令を出してから、中継用のバッファを経て共有メモリへ
アクセス完了するまでは不定待ち合わせ時間となるが、
この期間はサブＣＰＵに対してウェイト信号を返せば良
い。（ｂ−ｄ）別な方法として、サブＣＵＰのライト命
令に対しては、上記待合わせ時間の最長値を想定し、こ
の範囲内点（ｂ−ｄ）においてバッファから共有メモリ
へアクセスが完了することを保証されることで、サブＣ
ＰＵにウェイト信号を返さなくても良い（点ｂ）。又サ
ブＣＰＵのリード命令に対しては、上記待合わせ時間の
ウェイトを行わずに、一度目のリード命令点すのあと再
度リード命令をｄ点に発生させることで、後者のデータ
を有効とすれば、ウェイト信号の扱いを省略できる。
以上のように、本発明のメモリアクセス方法によれば、
主ＣＰｔＪが共有メモリへの非アクセスサイクルに出力
する他のプログラム実行のアクティブ信号をサブＣＰｔ
Ｊの共有メモリへのアクセス許可信号とすることで、主
ＣＰＵの優先順位は厳格に守られろため、ＤＭＡ等でに
よるソフトウェア（プログラム）の手続きなしに主ＣＰ
Ｕのプログラム実行は中断されることはなく極めて能率
的にプログラムが実行され、演算乃至各種処理動作が高
速化する効果がある。
主ＣＰｔＪが共有メモリへの非アクセスサイクルに出力
する他のプログラム実行のアクティブ信号をサブＣＰｔ
Ｊの共有メモリへのアクセス許可信号とすることで、主
ＣＰＵの優先順位は厳格に守られろため、ＤＭＡ等でに
よるソフトウェア（プログラム）の手続きなしに主ＣＰ
Ｕのプログラム実行は中断されることはなく極めて能率
的にプログラムが実行され、演算乃至各種処理動作が高
速化する効果がある。
また、サブＣＰＵは主ＣＰＵの共有データメモリに対す
る非アクセスサイクルのアクティブ信号をトリがとして
動作するため、主ＣＰＵとサブＣＰＵのアクセスが同時
に発生することはなく、競合する不都合は生じない。更
に、主ＣＰＵから出力されるアクティブ信号によってサ
ブＣＰＵを制御することだけに限らず、アドレスデータ
制御回路乃至他の制御回路から主ＣＰＵの共有データメ
モリに対する非アクセスサイクルのアクティブ信号に代
わる命令信号を出力するように予め設定しておけば同様
の効果が得られるので、特殊なＣＰＵのみに適用できる
方法ではなく、あらゆる構造のＣＰＵに適用可能である
。
る非アクセスサイクルのアクティブ信号をトリがとして
動作するため、主ＣＰＵとサブＣＰＵのアクセスが同時
に発生することはなく、競合する不都合は生じない。更
に、主ＣＰＵから出力されるアクティブ信号によってサ
ブＣＰＵを制御することだけに限らず、アドレスデータ
制御回路乃至他の制御回路から主ＣＰＵの共有データメ
モリに対する非アクセスサイクルのアクティブ信号に代
わる命令信号を出力するように予め設定しておけば同様
の効果が得られるので、特殊なＣＰＵのみに適用できる
方法ではなく、あらゆる構造のＣＰＵに適用可能である
。
第１図は、本発明によるメモリアクセス方法を適用した
コンピュータシステムの一実施例の概略ブロック図、第
２図はタイムチャートである。 ２・・・主マイクロプ
ロセッサ ４・・・サブマイクロプロセッサ
コンピュータシステムの一実施例の概略ブロック図、第
２図はタイムチャートである。 ２・・・主マイクロプ
ロセッサ ４・・・サブマイクロプロセッサ
Claims (1)
- 【特許請求の範囲】 主マイクロプロセッサと少なくとも１つのサブマイクロ
プロセッサを有するコンピュータシステムにおいて、 主マイクロプロセッサが自己の各マシンサイクル内の共
有メモリへの非アクセスサイクルに、共有メモリへのア
クセス許可信号を上記サブマイクロプロセッサに与えて
、サブマイクロプロセッサを共有メモリへのアクセス可
能な状態にすることを特徴とするマルチＣＰＵを持つコ
ンピュータシステムのメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10863384A JPS60252982A (ja) | 1984-05-30 | 1984-05-30 | マルチｃｐｕを持つコンピユ−タシステムにおけるメモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10863384A JPS60252982A (ja) | 1984-05-30 | 1984-05-30 | マルチｃｐｕを持つコンピユ−タシステムにおけるメモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60252982A true JPS60252982A (ja) | 1985-12-13 |
Family
ID=14489742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10863384A Pending JPS60252982A (ja) | 1984-05-30 | 1984-05-30 | マルチｃｐｕを持つコンピユ−タシステムにおけるメモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60252982A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186943A (en) * | 1975-01-29 | 1976-07-30 | Mitsubishi Electric Corp | Sutoaado puroguramushikienzanseigyosochi |
| JPS52149446A (en) * | 1976-06-08 | 1977-12-12 | Nippon Signal Co Ltd:The | Coupling system between a plural number of cpu#s and one memory unit |
| JPS5563459A (en) * | 1978-11-07 | 1980-05-13 | Mitsubishi Electric Corp | Information processor |
| JPS57182257A (en) * | 1981-04-30 | 1982-11-10 | Fanuc Ltd | Data interchange system of data processing system |
-
1984
- 1984-05-30 JP JP10863384A patent/JPS60252982A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186943A (en) * | 1975-01-29 | 1976-07-30 | Mitsubishi Electric Corp | Sutoaado puroguramushikienzanseigyosochi |
| JPS52149446A (en) * | 1976-06-08 | 1977-12-12 | Nippon Signal Co Ltd:The | Coupling system between a plural number of cpu#s and one memory unit |
| JPS5563459A (en) * | 1978-11-07 | 1980-05-13 | Mitsubishi Electric Corp | Information processor |
| JPS57182257A (en) * | 1981-04-30 | 1982-11-10 | Fanuc Ltd | Data interchange system of data processing system |
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