JPS60250602A - 電圧非直線抵抗素子の製造方法 - Google Patents
電圧非直線抵抗素子の製造方法Info
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- JPS60250602A JPS60250602A JP59107339A JP10733984A JPS60250602A JP S60250602 A JPS60250602 A JP S60250602A JP 59107339 A JP59107339 A JP 59107339A JP 10733984 A JP10733984 A JP 10733984A JP S60250602 A JPS60250602 A JP S60250602A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は電圧非直線抵抗素子の製造方法に関し、特に
たとえばチタン酸ストロンチウム系を主体としたバリス
タのような電圧非直線抵抗素子の製造方法に関する。
たとえばチタン酸ストロンチウム系を主体としたバリス
タのような電圧非直線抵抗素子の製造方法に関する。
（従来技術の説明）
従来より電圧非直線抵抗特性を有する半導体セラミック
を利用してバリスタを構成することがよく知られている
。この種の半導体セラミックとしては、特性のばらつき
が少なく量産性に優れているという利点のために、チタ
ン酸ストロンチウム（ＳｒＴｉＯ３）のものが多用され
ている。
を利用してバリスタを構成することがよく知られている
。この種の半導体セラミックとしては、特性のばらつき
が少なく量産性に優れているという利点のために、チタ
ン酸ストロンチウム（ＳｒＴｉＯ３）のものが多用され
ている。
第１図はこの発明の背景となるチタン酸ストロンチウム
系を主体とした半導体セラミックを用いたチップ形バリ
スタの一例を示す図である。セラミック体ＢＫは、たと
えばチタン酸ストロンチウムを主体とした半導体セラミ
ックを酸化性雰囲気で熱処理して結晶粒界を高抵抗化し
たもの、或いはチタン酸ストロンチウムを主体とする半
導体セラミックに金属酸化物を付与し、そののち熱処理
して拡散し、結晶粒界を高抵抗化したものからなる。セ
ラミック体ＢＫの対向する端面には、１対の電極ＥＬ１
およびＥＬ２が形成される。これら電極ＥＬＬおよびＥ
Ｌ２は、たとえば、銀、亜鉛或いは銅などの電極ペース
トを印刷塗布し、それを焼き付けることによって形成さ
れる。
系を主体とした半導体セラミックを用いたチップ形バリ
スタの一例を示す図である。セラミック体ＢＫは、たと
えばチタン酸ストロンチウムを主体とした半導体セラミ
ックを酸化性雰囲気で熱処理して結晶粒界を高抵抗化し
たもの、或いはチタン酸ストロンチウムを主体とする半
導体セラミックに金属酸化物を付与し、そののち熱処理
して拡散し、結晶粒界を高抵抗化したものからなる。セ
ラミック体ＢＫの対向する端面には、１対の電極ＥＬ１
およびＥＬ２が形成される。これら電極ＥＬＬおよびＥ
Ｌ２は、たとえば、銀、亜鉛或いは銅などの電極ペース
トを印刷塗布し、それを焼き付けることによって形成さ
れる。
このようなバリスタにおいて、Ｖ−１特性を評価してみ
ると特性のばらつきが大きく、また電極ＥＬＩおよびＥ
Ｌ２にリード線をはんだ付した後再び測定するとしきい
値電圧Ｖｌ ｍＡが約−１０〜３０％変化していた。こ
れらの原因は、セラミック体ＢＫに電極ＥＬＩおよびＥ
Ｌ２を印刷し焼き付ける際に、第２図に示すように、セ
ラミック体ＢＫと電極ＥＬ１およびＥＬ２との界面にバ
リアｖｒｌおよびｖｒ２がそれぞれ生じたためである。
ると特性のばらつきが大きく、また電極ＥＬＩおよびＥ
Ｌ２にリード線をはんだ付した後再び測定するとしきい
値電圧Ｖｌ ｍＡが約−１０〜３０％変化していた。こ
れらの原因は、セラミック体ＢＫに電極ＥＬＩおよびＥ
Ｌ２を印刷し焼き付ける際に、第２図に示すように、セ
ラミック体ＢＫと電極ＥＬ１およびＥＬ２との界面にバ
リアｖｒｌおよびｖｒ２がそれぞれ生じたためである。
これらバリアｖｒｌおよびｖｒ２は、セラミック体ＢＫ
によって形成されるバリスタＶＲと同じく電圧非直線性
を示すが、その非直線係数は、そのセラミック体の有す
る特性に比較して劣っている。このため、このような半
導体セラミック体に電極ＥＬＩおよびＥＬ２を形成した
場合、全体としての非直線係数は小さくなる。また、そ
ればかりでなく、このようなバリアｖ ｒ ’ｌおよび
ｖｒ２は熱的、電気的衝撃等によって壊れ易いものであ
るため、全体としてのバリスタ特性のばらつきが大きく
、しかもしきい値電圧がリード線を取り付ける加工の前
後にわたって大きく変化してしまう。このほか、溶射法
、真空蒸着法、スパッタリング法、無電解メッキ法など
によって非オーム性の電極を形成した場合にも同様なこ
とが起こる。
によって形成されるバリスタＶＲと同じく電圧非直線性
を示すが、その非直線係数は、そのセラミック体の有す
る特性に比較して劣っている。このため、このような半
導体セラミック体に電極ＥＬＩおよびＥＬ２を形成した
場合、全体としての非直線係数は小さくなる。また、そ
ればかりでなく、このようなバリアｖ ｒ ’ｌおよび
ｖｒ２は熱的、電気的衝撃等によって壊れ易いものであ
るため、全体としてのバリスタ特性のばらつきが大きく
、しかもしきい値電圧がリード線を取り付ける加工の前
後にわたって大きく変化してしまう。このほか、溶射法
、真空蒸着法、スパッタリング法、無電解メッキ法など
によって非オーム性の電極を形成した場合にも同様なこ
とが起こる。
さらに内部電極を構成する溶融金属を半導体セラミック
体に注入し、固化した積層型バリスタについてもしかり
である。
体に注入し、固化した積層型バリスタについてもしかり
である。
（発明の目的）
それゆえに、この発明の目的は、特性のばらつきやたと
えばリード線取り付けなどの加工の前後における変化を
少なくし得る、電圧非直線抵抗素子の製造方法を提供す
ることである。
えばリード線取り付けなどの加工の前後における変化を
少なくし得る、電圧非直線抵抗素子の製造方法を提供す
ることである。
（発明の概要）
この発明は、簡単にいえば、ストロンチウム系を主体と
した電圧非直線抵抗特性を有する半導体セラミックに電
極を形成した後、たとえばパルス電圧を印加するなどし
て、電極とセラミックとの界面に形成されたバリアを電
気的に破壊するようにした、電圧非直線抵抗素子の製造
方法である。
した電圧非直線抵抗特性を有する半導体セラミックに電
極を形成した後、たとえばパルス電圧を印加するなどし
て、電極とセラミックとの界面に形成されたバリアを電
気的に破壊するようにした、電圧非直線抵抗素子の製造
方法である。
この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明がら一層明らかとな
ろう。
を参照して行なう以下の詳細な説明がら一層明らかとな
ろう。
（実施例の説明）
第１図と同じような半導体セラミック体ＢＫを準備する
。このセラミック体ＢＫはチタン酸ストロンチウム系を
主体とした電圧非直線抵抗特性を有する半導体セラミッ
クである。、このような半導体セラミックは次のような
方法によって得られる。
。このセラミック体ＢＫはチタン酸ストロンチウム系を
主体とした電圧非直線抵抗特性を有する半導体セラミッ
クである。、このような半導体セラミックは次のような
方法によって得られる。
たとえばマンガン等を拡散したとえば１ｉｏｏ〜１２０
０℃の空気中で酸化することによってチタン酸ストロン
チウムの結晶粒界に酸化マンガン等の酸化物を付着させ
たり、或いは単に酸化性雰囲気中の熱処理による酸化に
よって結晶粒界を高抵抗化したものなどがある。そして
、そのセラミック体ＢＫに銀、銅或いは亜鉛などの電極
ペーストを印刷し焼き付けて焼付電極ＥＬＩおよびＥＬ
２（第１図）を形成する。その後、たとえば０がらピー
ク値までの半値幅（第３図）が０．１〜１０Ｏｐｓｅｃ
で、かつ電流密度が１〜１ｏｏＡ／ｃｄのパルス電圧を
、電極ＥＬＩおよびＥＬ２間に、正負両方向に１ないし
□複数回印加する。このときの電流密度は、バリアｖｒ
１およびｖｒ２（第２図）を破壊できるに充分な密度で
あってバルクＢＫそれ自体を破壊しない大きさに選ばれ
る。本件発明者等が実験したところによれば、成る材料
およびサイズでは、たとえば電流密度がＩＡ／ｃｄ以下
ではバリアを破壊できず、また１ｏｏＡ／ｃｄ以上では
チップないしバルクそのものの固有の電圧非直線抵抗特
性が失われてしまった。
０℃の空気中で酸化することによってチタン酸ストロン
チウムの結晶粒界に酸化マンガン等の酸化物を付着させ
たり、或いは単に酸化性雰囲気中の熱処理による酸化に
よって結晶粒界を高抵抗化したものなどがある。そして
、そのセラミック体ＢＫに銀、銅或いは亜鉛などの電極
ペーストを印刷し焼き付けて焼付電極ＥＬＩおよびＥＬ
２（第１図）を形成する。その後、たとえば０がらピー
ク値までの半値幅（第３図）が０．１〜１０Ｏｐｓｅｃ
で、かつ電流密度が１〜１ｏｏＡ／ｃｄのパルス電圧を
、電極ＥＬＩおよびＥＬ２間に、正負両方向に１ないし
□複数回印加する。このときの電流密度は、バリアｖｒ
１およびｖｒ２（第２図）を破壊できるに充分な密度で
あってバルクＢＫそれ自体を破壊しない大きさに選ばれ
る。本件発明者等が実験したところによれば、成る材料
およびサイズでは、たとえば電流密度がＩＡ／ｃｄ以下
ではバリアを破壊できず、また１ｏｏＡ／ｃｄ以上では
チップないしバルクそのものの固有の電圧非直線抵抗特
性が失われてしまった。
その後電極ＥＬＩおよびＥＬ２にリード線をはんだ付す
る。このようにして、電圧非直線抵抗素子たとえばバリ
スタが完成される。
る。このようにして、電圧非直線抵抗素子たとえばバリ
スタが完成される。
なお、電極ＥＬＬ、ＥＬ２は焼付のほか、溶射法、真空
蒸着法、スパッタリング法、無電解メッキ法で形成され
たものでもよい。要はセラミック体ＢＫと電極ＥＬＬ、
ＥＬ２の間にバリアｖｒｌ、ｖｒ２が形成されるような
バリスタにこの発明方法が適用される。
蒸着法、スパッタリング法、無電解メッキ法で形成され
たものでもよい。要はセラミック体ＢＫと電極ＥＬＬ、
ＥＬ２の間にバリアｖｒｌ、ｖｒ２が形成されるような
バリスタにこの発明方法が適用される。
実扁桝上
酸化性雰囲気、この例では空気中での熱処理により結晶
粒界を高抵抗化したチタン酸ストロンチウムを主とする
半導体セラミック体を２０個準備してそれらのセラミッ
ク体の表面に、銀を主とするペーストを塗布して７００
〜９００℃で焼付電極を形成した。このうち半数をその
まま、そして残りの半数に半値幅１０μｓｅｃでかつ電
流密度が５０Ａ／ｃｄの三角波のパルス電圧を正負両方
同各５回印加して、それぞれｌ−Ｉ特性を測定した。
粒界を高抵抗化したチタン酸ストロンチウムを主とする
半導体セラミック体を２０個準備してそれらのセラミッ
ク体の表面に、銀を主とするペーストを塗布して７００
〜９００℃で焼付電極を形成した。このうち半数をその
まま、そして残りの半数に半値幅１０μｓｅｃでかつ電
流密度が５０Ａ／ｃｄの三角波のパルス電圧を正負両方
同各５回印加して、それぞれｌ−Ｉ特性を測定した。
さらに、これらの電極に、それぞれ、はんだ付によりリ
ード線を取り付け、その後再びＶ−１特性を測定した。
ード線を取り付け、その後再びＶ−１特性を測定した。
その結果が表１および表２にそれぞれ示される。表１お
よび表２のＶ、ｍＡ、αは各Ｖ−Ｉ特性からめられたも
のである。表１はパルスを印加しなかったものの結果で
あり、表２はパルスを印加したものの結果である。なお
、以下の表において、「加工前」とは電極にリード線を
はんだ付する前の状態ををいい、「加工後」はリード線
をはんだ付した後の状態をいう。そして、Ｘとは平均値
を意味し、σはばらつきを示す。さらに、Ｖｌ ｍＡは
電流を１ｍＡとしたときのしきい値電圧であり、αは非
直線係数である。
よび表２のＶ、ｍＡ、αは各Ｖ−Ｉ特性からめられたも
のである。表１はパルスを印加しなかったものの結果で
あり、表２はパルスを印加したものの結果である。なお
、以下の表において、「加工前」とは電極にリード線を
はんだ付する前の状態ををいい、「加工後」はリード線
をはんだ付した後の状態をいう。そして、Ｘとは平均値
を意味し、σはばらつきを示す。さらに、Ｖｌ ｍＡは
電流を１ｍＡとしたときのしきい値電圧であり、αは非
直線係数である。
（以下余白）
表 １
表 ２
この表１および表２から明らがなように、パルスを印加
してバリアｖｒｌおよびｖｒ２ （第２図）を強制的に
破壊させることによって、加工前後でのしきい値電圧や
非直線係数の変化率を大幅に小さくすることができ、ば
らつきの小さい安定した特性の電圧非直線抵抗素子（た
とえばバリスタ）を得ることができる。
してバリアｖｒｌおよびｖｒ２ （第２図）を強制的に
破壊させることによって、加工前後でのしきい値電圧や
非直線係数の変化率を大幅に小さくすることができ、ば
らつきの小さい安定した特性の電圧非直線抵抗素子（た
とえばバリスタ）を得ることができる。
実１皿Ｉ
実施例１と同様にして作成した１０個の素子（半導体セ
ラミック体に電極を焼付たもの）に、半値幅が５０μｓ
ｅｃで、電流密度が１ｏＡ／ｃＩａの矩形波を正負両方
向にそれぞれ１０３回印加しそのＶ−Ｉ特性を測定した
。さらに、焼付電極にはんだ付によってリード線を取り
付けた後、そのＶ−Ｉ特性を再度測定した。そして各ｖ
−１特性がらＶｌ ｍＡ、αをめ、その結果を表３に示
した。
ラミック体に電極を焼付たもの）に、半値幅が５０μｓ
ｅｃで、電流密度が１ｏＡ／ｃＩａの矩形波を正負両方
向にそれぞれ１０３回印加しそのＶ−Ｉ特性を測定した
。さらに、焼付電極にはんだ付によってリード線を取り
付けた後、そのＶ−Ｉ特性を再度測定した。そして各ｖ
−１特性がらＶｌ ｍＡ、αをめ、その結果を表３に示
した。
（以下余白）
表 ３
この表３から、矩形波のパルス電圧を１０３回印加して
も、電極とバルクとの間のバリアが破壊され、しきい値
電圧や非直線係数のばらつきが少なくなることがわかる
。
も、電極とバルクとの間のバリアが破壊され、しきい値
電圧や非直線係数のばらつきが少なくなることがわかる
。
実ｌ阿１
表面に付与した金属酸化物を熱処理して拡散することに
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を２０個準備してそれらの
表面に銀を主とするペーストを印刷し、７００〜９００
℃で焼き付けて電極を形成する。そのうち半数について
半値幅が１０μｓｅｃで、電流密度が５０Ａ／ａｉｌの
三角波のパルス電圧を正負両方向にそれぞれ５回ずつ印
加する。そして、それらの素子についてまず、Ｖ−１特
性を測定する。ついで、それらの素子にはんだ付によっ
てリード線を取り付け、その後再びＶ−■特性を測定し
た。そして各Ｖ−Ｉ特性からＶ。
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を２０個準備してそれらの
表面に銀を主とするペーストを印刷し、７００〜９００
℃で焼き付けて電極を形成する。そのうち半数について
半値幅が１０μｓｅｃで、電流密度が５０Ａ／ａｉｌの
三角波のパルス電圧を正負両方向にそれぞれ５回ずつ印
加する。そして、それらの素子についてまず、Ｖ−１特
性を測定する。ついで、それらの素子にはんだ付によっ
てリード線を取り付け、その後再びＶ−■特性を測定し
た。そして各Ｖ−Ｉ特性からＶ。
ｍＡ、 αをめ、その結果を表４および表５に示した。
表４がパルスを印加しない場合を、表５がパルスを印加
した場合を、それぞれ示す。
した場合を、それぞれ示す。
表 ４
表 ５
実施例３と同様に作成した１０個の素子（半導体セラミ
ック体に焼付電極を形成したもの）に、半値幅が５０．
ｃｒｓｅｃで、電流密度が１０Ａ／ｃＩｉＩの矩形波を
正負両方向それぞれ１０３回印加してＶ−Ｉ特性を測定
する。そして、電°極にリード線を取り付ける加工をし
た後、Ｖ−１特性を測定する。そして各Ｖ−１特性から
ＶｌｍＡ、αをめ、その結果を表６に示した。
ック体に焼付電極を形成したもの）に、半値幅が５０．
ｃｒｓｅｃで、電流密度が１０Ａ／ｃＩｉＩの矩形波を
正負両方向それぞれ１０３回印加してＶ−Ｉ特性を測定
する。そして、電°極にリード線を取り付ける加工をし
た後、Ｖ−１特性を測定する。そして各Ｖ−１特性から
ＶｌｍＡ、αをめ、その結果を表６に示した。
表 に
の表６から、矩形波のパルス電圧を印加しても、電極と
バルクとの間のバリアが破壊され、しきい値電圧や非直
線係数のばらつきが少な（なることがわかる。
バルクとの間のバリアが破壊され、しきい値電圧や非直
線係数のばらつきが少な（なることがわかる。
スｍ
表面に付与した金属酸化物を熱処理して拡散することに
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を４０個準備してそれらの
うち２０個のセラミック体の表面に銅のペーストを、ま
た残り２０個のセラミンク体の表面には亜鉛のペースト
を印刷し、それぞれ６００〜８００℃で焼付けて電極を
形成する。このうち半数はそのまま、残りの半数には半
値幅１０μｓｅｃで電流密度５０ Ａ ／ ｃｆｉＶの
三角波パルスを正負両方向にそれぞれ５回ずつ印加して
、それぞれ’ｌ−Ｉ特性を測定する。つぎに、パルスを
印加したものとしないものの両方についてはんだ付によ
ってリード線を取り付け、再びＶ−Ｉ特性を測定した。
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を４０個準備してそれらの
うち２０個のセラミック体の表面に銅のペーストを、ま
た残り２０個のセラミンク体の表面には亜鉛のペースト
を印刷し、それぞれ６００〜８００℃で焼付けて電極を
形成する。このうち半数はそのまま、残りの半数には半
値幅１０μｓｅｃで電流密度５０ Ａ ／ ｃｆｉＶの
三角波パルスを正負両方向にそれぞれ５回ずつ印加して
、それぞれ’ｌ−Ｉ特性を測定する。つぎに、パルスを
印加したものとしないものの両方についてはんだ付によ
ってリード線を取り付け、再びＶ−Ｉ特性を測定した。
そして各Ｖ−１特性からＶ’１ｍＡ、αをめ、その結果
を表７および表８に示した。
を表７および表８に示した。
表７がパルスを印加しない場合を、表８がパルスを印加
した場合を、それぞれ示す。
した場合を、それぞれ示す。
（以下余白）
表 ７（パルス印加無し）
表 ８（パルス印加有り）
なお、上述の実施例では、いずれも、半導体セラミック
体に電極を形成した後にたとえばパルス電圧を印加する
ようにした。しかしながら、電極を形成しさらにリード
線を取り付けた後そのリード線間にたとえばパルス電圧
を印加しても、同様にしきい値電圧の加工前後における
変化率を小さくできばらつきの抑制を図ることができる
。
体に電極を形成した後にたとえばパルス電圧を印加する
ようにした。しかしながら、電極を形成しさらにリード
線を取り付けた後そのリード線間にたとえばパルス電圧
を印加しても、同様にしきい値電圧の加工前後における
変化率を小さくできばらつきの抑制を図ることができる
。
さらに、上述の各実施例ではセラミック体ＢＫの表面に
電極ＥＬＬ、ＥＬ２を形成したバリスタを示したが、第
４図或いは第５図に示すような構造のバリスタについて
もこの発明方法を実施すれば、同様な効果を奏するもの
である。つまり、第４図の例はセラミック体ＢＫの両面
に電極ＥＬＩ、ＥＬ２を形成し、さらにセラミック体Ｂ
Ｋの中に中間電極ＩＥＬを形成したものである。また第
。
電極ＥＬＬ、ＥＬ２を形成したバリスタを示したが、第
４図或いは第５図に示すような構造のバリスタについて
もこの発明方法を実施すれば、同様な効果を奏するもの
である。つまり、第４図の例はセラミック体ＢＫの両面
に電極ＥＬＩ、ＥＬ２を形成し、さらにセラミック体Ｂ
Ｋの中に中間電極ＩＥＬを形成したものである。また第
。
５図の例は積層型バリスタと称されるもので、内部電極
ＩＢＬＩ、Ｉ’ＥＬ２を形成し、セラミック体ＢＫの側
面の電極ＥＬＬ、ＥＬ２と電気接続させたものである。
ＩＢＬＩ、Ｉ’ＥＬ２を形成し、セラミック体ＢＫの側
面の電極ＥＬＬ、ＥＬ２と電気接続させたものである。
したがって、電極ＥＬＩ、ＥＬ２にパルス電圧を印加す
ることによって、それぞれ中間電極ＩＥＬ、内部電極Ｉ
ＥＬＩ、ＩＥＬ２とセラミック体ＢＫとの間のバリアを
破壊することができる。なお、内部電極ＩＥＬＩ、ＩＥ
Ｌ２は、たとえばＰｂ、Ｓｎなどの卑金属を溶融させて
おき、電極■ＥＬＩ、ＩＥＬ２の個所が空隙層（ポーラ
ス層）となっているセラミック体ＢＫの該空隙層に卑金
属を注入したものでもよい。
ることによって、それぞれ中間電極ＩＥＬ、内部電極Ｉ
ＥＬＩ、ＩＥＬ２とセラミック体ＢＫとの間のバリアを
破壊することができる。なお、内部電極ＩＥＬＩ、ＩＥ
Ｌ２は、たとえばＰｂ、Ｓｎなどの卑金属を溶融させて
おき、電極■ＥＬＩ、ＩＥＬ２の個所が空隙層（ポーラ
ス層）となっているセラミック体ＢＫの該空隙層に卑金
属を注入したものでもよい。
（発明の効果）
以上のように、この発明によれば、電極を形成する際に
半導体セラミック体とその電極の界面とに形成されるバ
リアを電気的に強制的に破壊するようにしたので、得ら
れた電圧非直線抵抗素子は、たとえばその後リード線を
取り付けるなどの加工が施されても、安定な特性を維持
することができる。
半導体セラミック体とその電極の界面とに形成されるバ
リアを電気的に強制的に破壊するようにしたので、得ら
れた電圧非直線抵抗素子は、たとえばその後リード線を
取り付けるなどの加工が施されても、安定な特性を維持
することができる。
第１図はこの発明の背景となるチップ形バリスタの一例
を示す構造図解図である。 第２図は電極とバルクとの間の界面にバリアが形成され
たことを示す等価回路である。 第３図は電極形成後に印加されるパルス電圧の一例を示
す。 第４図はその他のチップ形バリスタの概略断面図である
。 第５図はさらにその他のチップ形バリスタの概略断面図
である。 図において、ＢＫはセラミック体、ＥＬＩおよびＥＬ２
は電極、ＩＥＬ、ＩＥＬＩおよびＩＥＬ２は内部電極を
示す。 特許出願人 株式会社 村田製作所 代理人 弁理士 岡 １） 全 啓 （ばか１名） 第１図 第２図 第３図 第４図 第、５図 手続ネ甫正書（自発） 昭和５９年ＩＯ月０９日 １、事件の表示 昭和５９年 特許願 第１０７３３９号２、 発明の名
称 電圧非直線抵抗素子 ３、補正をする者 事件との関係 特許出願人 住 所 京都府長岡京市天神二丁目２６番ｌＯ萼名 称
（６２３”）株式会社 村田製作所代理人 村 １）
昭 ４、代 理 人 ８５４０１！大阪（０６） ７６４−
５４４３ （代）・住 所 大阪市東区谷町５丁目３０
番地（２）図面 ７．補正の内容 （１）明細書全文を別紙のとおり訂正する。 （２）第６図を別紙のとおり追加する。 以上 全文訂正明細書 １、発明の名称 電圧非直線抵抗素子 ２、特許請求の範囲 ｔ”Ｊ−４半専 セーミ・り 、・よ ３、発明の詳細な説明 （産業上の利用分野） この発明は電圧非直線抵抗素子に関し、特にたとえばチ
タン酸ストロンチウム系を主体としたバリスタのような
電圧非直線抵抗素子に関する。 （従来技術） 従来より電圧非直線抵抗特性を有する半導体セラミック
を利用してバリスタを構成することがよく知られている
。この種の半導体セラミックとしては、特性のばらつき
が少な（量産性に優れているという利点のために、チタ
ン酸ストロンチウム（ＳｒＴｉ０３）のものが多用され
ている。 第１図はこの発明の背景となるチタン酸ストロンチウム
系を主体とした半導体セラミックを用いたチップ形バリ
スタの一例を示す図である。セラミック体ＢＫは、たと
えばチタン酸ストロンチウムを主体とした半導体セラミ
ックを酸化性雰囲気で熱処理して結晶粒界を高抵抗化し
たもの、或いはチタン酸ストロンチウムを主体とする半
導体セラミックに金属酸化物を付与し、そののち熱処理
して拡散し、結晶粒界を高抵抗化したものからなる。セ
ラミック体ＢＫの対向する端面には、１対の電極ＥＬ１
およびＥＬ２が形成される。これら電極ＥＬＩおよびＥ
Ｌ２は、たとえば、銀、亜鉛或いは銅などの電極ペース
トを印刷塗布し、それを焼き付けることによって形成さ
れる。 （発明が解決しようとする問題点） このようなバリスタにおいて、Ｖ−１特性を評価してみ
ると特性のばらつきが大きく、また電極ＥＬＬおよびＥ
Ｌ２にリード線をはんだ付した後再び測定するとしきい
値電圧Ｖ１ｍＡが約−１０〜３０％変化していた。これ
らの原因は、セラミック体ＢＫに電極ＥＬＬおよびＥＬ
２を印刷し焼き付ける際に、第２図に示すように、セラ
ミック体ＢＫと電極ＥＬＩおよびＥ Ｌ ２との界面に
バリアｖｒｌおよびｖｒ２がそれぞれ生じたためである
。これらバリアｖｒｌおよびｖｒ２は、セラミック体Ｂ
Ｋによって形成されるバリスタＶＲと同じ（電圧非直線
性を示すが、その非直線係数は、そのセラミック体の有
する特性に比較して劣っている。このため、このような
半導体セラミック体に電極ＥＬＩおよびＥＬ２を形成し
た場合、全体としての非直線係数は小さくなる。また、
バリアｖｒが存在したままでは、全体としてのパリスフ
特性のばらつきが大きく、しかもしきい値電圧がリード
線を取り付ける加工の前後にわたって大きく変化してし
まう。このほか、溶射法、真空蒸着法、スパッタリング
法、無電解メッキ法などによって非オーム性の電極を形
成した場合にも同様なことが起こる。さらに内部電極を
構成する溶融金属を半導体セラミック体に注入゛し、固
化した積層型バリスタについてもしかりである。 上述のようなバリアｖｒｌおよびｖｒ２の影響を避ける
ために半導体セラミック体との界面でバリアを生じない
、いわゆるオーム性電極を形成することが考えられる。 このようなオーム性電極は、一般に、オーム性電極層と
その上に形成されたたとえば銀電極層との２層構造であ
る。しかしながら、オーム性電極ははんだ付しにくく、
しかも吸湿によりその特性がばらつくなど耐湿性がよく
ないという欠点がある。そのため、上述のように、オー
ム性電極の上に、はんだ付性や耐湿性のすぐれた銀電極
を形成することが試みられているが、この方法では、高
価になるばかりでなく、加工性もよくないなどの問題点
がある。 さらに、従来のオーム性電極は２層構造であるため、さ
らに、オーム性電極層と金属電極層との位置ずれを生じ
ないように、正確に形成しなければならない。これは、
もし２つの層に位置的なずれが生じると特性のばらつき
を一層助長することになるからである。したがって、従
来の構造のオーム性電極では、精度よく加工するために
工程が煩雑になるという別の問題点もある。 （発明の目的） それゆえに、この発明の目的は、より簡単かつ安価にし
て、バリアの影響を回避できる、電圧非直線抵抗素子を
提供することである。 （発明の概要） この発明は、簡単にいえば、ストロンチウム系を主体と
した電圧非直線抵抗特性を有する半導体セラミックに電
極を形成した後、たとえばパルス電圧を印加するなどし
て、電極とセラミックとの界面に形成されたバリアを破
壊することによって、その電極をオーム性あるいはオー
ム性に近い性質を示す電極として形成した、電圧非直線
抵抗素子である。 この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。 （実施例の説明） 第１図と同じような半導体セラミック体ＢＫを準備する
。このセラミック体ＢＫはチタン酸ストロンチウム系を
主体とした電圧非直線抵抗特性を有する半導体セラミッ
クである。このような半導体セラミックは次のような方
法によって得られる。 たとえばマンガン等を拡散したとえば１１００〜１２０
０℃の空気中で酸化することによってチタン酸ストロン
チウムの結晶粒界に酸化マンガン等の酸化物を付着させ
たり、或いは単に酸化性雰囲気中の熱処理による酸化に
よって結晶粒界を高抵抗化したものなどがある。そして
、そのセラミック体ＢＫに銀、銅或いは亜鉛などの電極
ペーストを印刷し焼き付けて焼付電極ＥＬ’ｌおよびＥ
Ｌ２（第１図）を形成する。その後、たとえば０からピ
ーク値までの半値幅（第３図）が０．１〜１０、Ｑ ｐ
ｓ ｅ ｃで、かつ電流密度が１〜１００Ａ／ｃｄの
パルス電圧を、電極ＥＬＩおよびＥＬ２間に、正負両方
向に１ないし複数回印加する。このときの電流密度は、
バリアｖｒｌおよびｖｒ２ （第２図）を破壊できるに
充分な密度であってバルクＢＫそれ自体を破壊しない大
きさに選ばれる。本件発明者等が実験したところによれ
ば、成る材料およびサイズでは、た止えば電流密度がＩ
Ａ／（Ｊｌｌｌ以下ではバリアを破壊で−きす、また１
００Ａ／−以上ではチップないしバルクそのものの固有
の電圧非直線抵抗特性が失われてしまった。 その後電極ＥＬＩおよびＥＬ２にリード線をはんだ付す
る。このようにして、電圧非直線抵抗素子たとえばバリ
スタが完成される。 なお、電極ＥＬＩ、ＥＬ２は焼付のほか、溶射法、真空
蒸着法、スパッタリング法、無電解メッキ法で形成され
たものでもよい。要はセラミック体ＢＫと電極ＥＬＩ、
ＥＬ２の間にバリアｖｒｌ、ｖｒ２が形成されるような
バリスタにこの発明方法が適用される。 実施±１ 酸化性雰囲気、この例では空気中での熱処理ｂ’＝より
結晶粒界を高抵抗化したチタン酸ストロンチウムを主と
する半導体セラミック体を２０個準備してそれらのセラ
ミック体の表面に、銀を主とするペーストを塗布して７
００〜９００℃で焼付電極を形成した。このうち半数を
そのまま、そして残りの半数に半値幅１０μｓｅｃでか
つ電流密度が５０Ａ／ｃ＋Ｊの三角波のパルス電圧を正
負両方同各５回印加して、それぞれＶ−１特性を測定し
た。 さらに、これらの電極に、それぞれ、はんだ付によりリ
ード線を取り付け、その後再びＶ−Ｉ特性を測定した。 その結果が表１および表２にそれぞれ示される。表１お
よび表２のＶｌｍＡ、αは各Ｖ−１特性からめられたも
のである。表１はパルスを印加しなかったものの結果で
あり、表２はパルスを印加したものの結果である。なお
、以下の表において、「加工前」とは電極にリード線を
はんだ付する前の状態ををいい、「加工後」はリード線
をはんだ付した後の状態をいう。そして、Ｙとは平均値
を意味し、σはばらつきを示す。さらに、Ｖ、ｍＡは電
流を１ｍＡとしたときのしきい値電圧であり、αは非直
線係数である。 （以下余白） 表 １ 表 ２ この表１および表２から明らかなように、パルスを印加
してバリアｖｒｌおよび■ｒ２（第２図）を強制的に破
壊させることによって、加工前後でのしきい値電圧や非
直線係数の変化率を大幅に小さくすることができ、ばら
つきの小さい安定した特性の電圧非直線抵抗素子（たと
えばバリスタ）を得ることができる。 実隻桝１ 実施例１と同様にして作成した１０個の素子（半導体セ
ラミック体に電極を焼付たちの）に、半値幅が５０μｓ
ｅｃで、電流密度がＩＯＡ／ｃａｔの矩形波を正負両方
向にそれぞれ１０３回印加しそのＶ−Ｉ特性を測定した
。さらに、焼付電極にはんだ付によってリード線を取り
付けた後、その■−Ｉ特性を再度測定した。そして各Ｖ
−１特性からＶｌ ｍＡ、αをめ、その結果を表３に示
した。 （以下余白） 表 ３ この表３から、矩形波のパルス電圧を１０３回印加して
も、電極とバルクとの間のバリアが破壊され、しきい値
電圧や非直線係数のばらつきが少なくなることがわかる
。 夫蓋血主 表面に付与した金属酸化物を熱処理して拡散することに
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を２０個準備してそれらの
表面に銀を主とするペーストを印刷し、７００〜９００
℃で焼き付けて電極を形成する。そのうち半数について
半値幅が１０μｓｅｃで、電流密度が５ＯＡ／ｃｄの三
角波のパルス電圧を正負両方向にそれぞれ５回ずつ印加
する。そして、それらの素子についてまず、Ｖ−Ｉ特性
を測定する。ついで、それらの素子にはんだ付によって
°リード線を取り付け、その後再びＶ−■特性を測定し
た。そして各Ｖ−Ｉ特性から■１ｍＡ、 αをめ、その
結果を表４および表５に示した。表４がパルスを印加し
ない場合を、表５がパルスを印加した場合を、それぞれ
示す。 表 ４ 表 ５ 実施例３と同様に作成した１０個の素子（半導体セラミ
ック体に焼付電極を形成したもの）に、半値幅が５０μ
ｓｅｃで、電流密度がＩＯＡ／ｅ１１＋の矩形波を正負
両方向それぞれ１０３回印加してＶ−Ｉ特性を測定する
。そして、電極にリード線を取り付ける加工をした後、
Ｖ−１特性を測定する。そして各ｖ−■特性からＶｌ
ｍＡ、αをめ、その結果を表６に示した。 表 に の表６から、矩形波のパルス電圧を印加しても、電極と
バルクとの間のバリアが破壊され、しきい。 値電圧や非直線係数のばらつきが少なくなることがわか
る。 実施皿１ 表面に付与した金属酸化物を熱処理して拡散することに
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を４０個準備してそれらの
うち２０個のセラミック体の表面に銅のペーストを、ま
た残り２０個のセラミンク体の表面には亜鉛のペースト
を印刷し、それぞれ６００〜８００℃で焼付けて電極を
形成する。このうち半数はそのまま、残りの半数には半
値幅ｊ Ｏ１１ｓ ｅ ｃで電流密度５０Ａ／ｃｎｉの
三角波パルスを正負両方向にそれぞれ５回ずつ印加して
、それぞれＶ−１特性を測定する。つぎに、パルスを印
加したものとしないものの両方についてはんだ付によっ
てリード線を取り付け、再びＶ−Ｉ特性を測定した。そ
して各Ｖ−１特性からＶ、ｍＡ、αをめ、その結果を表
７および表８に示した。 表７がパルスを印加しない場合を、表ｉがパルスを印加
した場合を、それぞれ示す。 （以下余白） 表 ７ （パルス印加無し） 表 ８（パルス印加有り） なお、上述の実施例では、いずれも、半導体セラミンク
体に電極を形成した後にたとえばパルス電圧を印加する
ようにした。しかしながら、電極を形成しさらにリード
線を取り付けた後そのリード線間にたとえばパルス電圧
を印加しても、同様にしきい値電圧の加工前後における
変化率を小さくできばらつきの抑制を図ることができる
。 さらに、上述の各実施例ではセラミック体ＢＫの表面に
電極ＥＬＩ、ＥＬ２を形成したバリスタを示したが、第
４図或いは第５図に示すような構造のバリスタについて
もこの発明方法を実施すれば、同様な効果を奏するもの
である。つまり、第４図の例はセラミック体ＢＫの両面
に電極ＥＬ１、ＥＬ２を形成し、さらにセラミック体Ｂ
Ｋの中に中間電極ＩＥＬを形成したものである。また第
５図の例は積層型バリスタと称されるもので、内部電極
ＩＥＬＩ、ＩＥＬ２を形成し、セラミック体ＢＫの側面
の電極ＥＬＩ、ＥＬ２と電気接続させたものである。 したがって、電極ＥＬＩ、ＥＬ２にパルス電圧を印加す
ることによって、それぞれ中間電極ＩＥＬ、内部電極Ｉ
ｍＬｔ、ＩＥＬ２とセラミ・ツク体ＢＫとの間のバリア
を破壊することができる。なお、内部電極ＩＥＬＩ、Ｉ
ＥＬ２は、たとえばＰｂ、Ｓｎなどの卑金属を溶融させ
ておき、電極ＩＥＬＩ、ＩＥＬ２の個所が空隙層（ポー
ラスＮ）となっているセラミック体ＢＫの該空隙層に卑
金属を注入したものでもよい。 なお、上述の実施例の他に、この発明は、第６図に示す
ようないわゆるリングバリスタにも有利に適用できるこ
とはもちろんである。このようなリングバリスタは、チ
タン酸ストロンチウム系を主体とするかつ平板ドーナツ
状のリング形半導体セラミック体ＢＫの一方主面に分割
電極ＥＬが形成されていて、具体的には、たとえばマイ
クロモータの火花吸収用などに用いられ得る。 （発明の効果） 以上のように、この発明によれば、電極を形成する際に
半導体セラミック体とその電極の界面とに形成されるバ
リアを電気的に強制的に破壊するようにしたので、通常
の非オーム性の金属電極であつでもその電極がオーム性
あるいはオーム性に近いものとなり、したがって、得ら
れた電圧非直線抵抗素子は、たとえばその後リード線を
取り付けるなどの加工が施されても、安定な特性を維持
することができる。 ４、図面の簡単な説明 第１図はこの発明の背景となるチップ形バリスタの一例
を示す構造図解図である。 第２図は電極とバルクとの間の界面にバリアが形成され
たことを示す等価回路である。 第３図は電極形成後に印加されるパルス電圧の一例を示
す。 第４図はその他のチップ形バリスタの概略断面図である
。 第５図はさらにその他のチップ形バリスタの概略断面図
である。 第６図はリングバリスタの概略斜視図である。 図において、ＢＫはセラミック体、ＥＬ、 ＥＬｌおよ
びＥＬ２は電極、ＩＥＬ、ＩＥＬＩおよびＩＥＬ２は内
部電極を示す。 第６図 ヒＬ
を示す構造図解図である。 第２図は電極とバルクとの間の界面にバリアが形成され
たことを示す等価回路である。 第３図は電極形成後に印加されるパルス電圧の一例を示
す。 第４図はその他のチップ形バリスタの概略断面図である
。 第５図はさらにその他のチップ形バリスタの概略断面図
である。 図において、ＢＫはセラミック体、ＥＬＩおよびＥＬ２
は電極、ＩＥＬ、ＩＥＬＩおよびＩＥＬ２は内部電極を
示す。 特許出願人 株式会社 村田製作所 代理人 弁理士 岡 １） 全 啓 （ばか１名） 第１図 第２図 第３図 第４図 第、５図 手続ネ甫正書（自発） 昭和５９年ＩＯ月０９日 １、事件の表示 昭和５９年 特許願 第１０７３３９号２、 発明の名
称 電圧非直線抵抗素子 ３、補正をする者 事件との関係 特許出願人 住 所 京都府長岡京市天神二丁目２６番ｌＯ萼名 称
（６２３”）株式会社 村田製作所代理人 村 １）
昭 ４、代 理 人 ８５４０１！大阪（０６） ７６４−
５４４３ （代）・住 所 大阪市東区谷町５丁目３０
番地（２）図面 ７．補正の内容 （１）明細書全文を別紙のとおり訂正する。 （２）第６図を別紙のとおり追加する。 以上 全文訂正明細書 １、発明の名称 電圧非直線抵抗素子 ２、特許請求の範囲 ｔ”Ｊ−４半専 セーミ・り 、・よ ３、発明の詳細な説明 （産業上の利用分野） この発明は電圧非直線抵抗素子に関し、特にたとえばチ
タン酸ストロンチウム系を主体としたバリスタのような
電圧非直線抵抗素子に関する。 （従来技術） 従来より電圧非直線抵抗特性を有する半導体セラミック
を利用してバリスタを構成することがよく知られている
。この種の半導体セラミックとしては、特性のばらつき
が少な（量産性に優れているという利点のために、チタ
ン酸ストロンチウム（ＳｒＴｉ０３）のものが多用され
ている。 第１図はこの発明の背景となるチタン酸ストロンチウム
系を主体とした半導体セラミックを用いたチップ形バリ
スタの一例を示す図である。セラミック体ＢＫは、たと
えばチタン酸ストロンチウムを主体とした半導体セラミ
ックを酸化性雰囲気で熱処理して結晶粒界を高抵抗化し
たもの、或いはチタン酸ストロンチウムを主体とする半
導体セラミックに金属酸化物を付与し、そののち熱処理
して拡散し、結晶粒界を高抵抗化したものからなる。セ
ラミック体ＢＫの対向する端面には、１対の電極ＥＬ１
およびＥＬ２が形成される。これら電極ＥＬＩおよびＥ
Ｌ２は、たとえば、銀、亜鉛或いは銅などの電極ペース
トを印刷塗布し、それを焼き付けることによって形成さ
れる。 （発明が解決しようとする問題点） このようなバリスタにおいて、Ｖ−１特性を評価してみ
ると特性のばらつきが大きく、また電極ＥＬＬおよびＥ
Ｌ２にリード線をはんだ付した後再び測定するとしきい
値電圧Ｖ１ｍＡが約−１０〜３０％変化していた。これ
らの原因は、セラミック体ＢＫに電極ＥＬＬおよびＥＬ
２を印刷し焼き付ける際に、第２図に示すように、セラ
ミック体ＢＫと電極ＥＬＩおよびＥ Ｌ ２との界面に
バリアｖｒｌおよびｖｒ２がそれぞれ生じたためである
。これらバリアｖｒｌおよびｖｒ２は、セラミック体Ｂ
Ｋによって形成されるバリスタＶＲと同じ（電圧非直線
性を示すが、その非直線係数は、そのセラミック体の有
する特性に比較して劣っている。このため、このような
半導体セラミック体に電極ＥＬＩおよびＥＬ２を形成し
た場合、全体としての非直線係数は小さくなる。また、
バリアｖｒが存在したままでは、全体としてのパリスフ
特性のばらつきが大きく、しかもしきい値電圧がリード
線を取り付ける加工の前後にわたって大きく変化してし
まう。このほか、溶射法、真空蒸着法、スパッタリング
法、無電解メッキ法などによって非オーム性の電極を形
成した場合にも同様なことが起こる。さらに内部電極を
構成する溶融金属を半導体セラミック体に注入゛し、固
化した積層型バリスタについてもしかりである。 上述のようなバリアｖｒｌおよびｖｒ２の影響を避ける
ために半導体セラミック体との界面でバリアを生じない
、いわゆるオーム性電極を形成することが考えられる。 このようなオーム性電極は、一般に、オーム性電極層と
その上に形成されたたとえば銀電極層との２層構造であ
る。しかしながら、オーム性電極ははんだ付しにくく、
しかも吸湿によりその特性がばらつくなど耐湿性がよく
ないという欠点がある。そのため、上述のように、オー
ム性電極の上に、はんだ付性や耐湿性のすぐれた銀電極
を形成することが試みられているが、この方法では、高
価になるばかりでなく、加工性もよくないなどの問題点
がある。 さらに、従来のオーム性電極は２層構造であるため、さ
らに、オーム性電極層と金属電極層との位置ずれを生じ
ないように、正確に形成しなければならない。これは、
もし２つの層に位置的なずれが生じると特性のばらつき
を一層助長することになるからである。したがって、従
来の構造のオーム性電極では、精度よく加工するために
工程が煩雑になるという別の問題点もある。 （発明の目的） それゆえに、この発明の目的は、より簡単かつ安価にし
て、バリアの影響を回避できる、電圧非直線抵抗素子を
提供することである。 （発明の概要） この発明は、簡単にいえば、ストロンチウム系を主体と
した電圧非直線抵抗特性を有する半導体セラミックに電
極を形成した後、たとえばパルス電圧を印加するなどし
て、電極とセラミックとの界面に形成されたバリアを破
壊することによって、その電極をオーム性あるいはオー
ム性に近い性質を示す電極として形成した、電圧非直線
抵抗素子である。 この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。 （実施例の説明） 第１図と同じような半導体セラミック体ＢＫを準備する
。このセラミック体ＢＫはチタン酸ストロンチウム系を
主体とした電圧非直線抵抗特性を有する半導体セラミッ
クである。このような半導体セラミックは次のような方
法によって得られる。 たとえばマンガン等を拡散したとえば１１００〜１２０
０℃の空気中で酸化することによってチタン酸ストロン
チウムの結晶粒界に酸化マンガン等の酸化物を付着させ
たり、或いは単に酸化性雰囲気中の熱処理による酸化に
よって結晶粒界を高抵抗化したものなどがある。そして
、そのセラミック体ＢＫに銀、銅或いは亜鉛などの電極
ペーストを印刷し焼き付けて焼付電極ＥＬ’ｌおよびＥ
Ｌ２（第１図）を形成する。その後、たとえば０からピ
ーク値までの半値幅（第３図）が０．１〜１０、Ｑ ｐ
ｓ ｅ ｃで、かつ電流密度が１〜１００Ａ／ｃｄの
パルス電圧を、電極ＥＬＩおよびＥＬ２間に、正負両方
向に１ないし複数回印加する。このときの電流密度は、
バリアｖｒｌおよびｖｒ２ （第２図）を破壊できるに
充分な密度であってバルクＢＫそれ自体を破壊しない大
きさに選ばれる。本件発明者等が実験したところによれ
ば、成る材料およびサイズでは、た止えば電流密度がＩ
Ａ／（Ｊｌｌｌ以下ではバリアを破壊で−きす、また１
００Ａ／−以上ではチップないしバルクそのものの固有
の電圧非直線抵抗特性が失われてしまった。 その後電極ＥＬＩおよびＥＬ２にリード線をはんだ付す
る。このようにして、電圧非直線抵抗素子たとえばバリ
スタが完成される。 なお、電極ＥＬＩ、ＥＬ２は焼付のほか、溶射法、真空
蒸着法、スパッタリング法、無電解メッキ法で形成され
たものでもよい。要はセラミック体ＢＫと電極ＥＬＩ、
ＥＬ２の間にバリアｖｒｌ、ｖｒ２が形成されるような
バリスタにこの発明方法が適用される。 実施±１ 酸化性雰囲気、この例では空気中での熱処理ｂ’＝より
結晶粒界を高抵抗化したチタン酸ストロンチウムを主と
する半導体セラミック体を２０個準備してそれらのセラ
ミック体の表面に、銀を主とするペーストを塗布して７
００〜９００℃で焼付電極を形成した。このうち半数を
そのまま、そして残りの半数に半値幅１０μｓｅｃでか
つ電流密度が５０Ａ／ｃ＋Ｊの三角波のパルス電圧を正
負両方同各５回印加して、それぞれＶ−１特性を測定し
た。 さらに、これらの電極に、それぞれ、はんだ付によりリ
ード線を取り付け、その後再びＶ−Ｉ特性を測定した。 その結果が表１および表２にそれぞれ示される。表１お
よび表２のＶｌｍＡ、αは各Ｖ−１特性からめられたも
のである。表１はパルスを印加しなかったものの結果で
あり、表２はパルスを印加したものの結果である。なお
、以下の表において、「加工前」とは電極にリード線を
はんだ付する前の状態ををいい、「加工後」はリード線
をはんだ付した後の状態をいう。そして、Ｙとは平均値
を意味し、σはばらつきを示す。さらに、Ｖ、ｍＡは電
流を１ｍＡとしたときのしきい値電圧であり、αは非直
線係数である。 （以下余白） 表 １ 表 ２ この表１および表２から明らかなように、パルスを印加
してバリアｖｒｌおよび■ｒ２（第２図）を強制的に破
壊させることによって、加工前後でのしきい値電圧や非
直線係数の変化率を大幅に小さくすることができ、ばら
つきの小さい安定した特性の電圧非直線抵抗素子（たと
えばバリスタ）を得ることができる。 実隻桝１ 実施例１と同様にして作成した１０個の素子（半導体セ
ラミック体に電極を焼付たちの）に、半値幅が５０μｓ
ｅｃで、電流密度がＩＯＡ／ｃａｔの矩形波を正負両方
向にそれぞれ１０３回印加しそのＶ−Ｉ特性を測定した
。さらに、焼付電極にはんだ付によってリード線を取り
付けた後、その■−Ｉ特性を再度測定した。そして各Ｖ
−１特性からＶｌ ｍＡ、αをめ、その結果を表３に示
した。 （以下余白） 表 ３ この表３から、矩形波のパルス電圧を１０３回印加して
も、電極とバルクとの間のバリアが破壊され、しきい値
電圧や非直線係数のばらつきが少なくなることがわかる
。 夫蓋血主 表面に付与した金属酸化物を熱処理して拡散することに
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を２０個準備してそれらの
表面に銀を主とするペーストを印刷し、７００〜９００
℃で焼き付けて電極を形成する。そのうち半数について
半値幅が１０μｓｅｃで、電流密度が５ＯＡ／ｃｄの三
角波のパルス電圧を正負両方向にそれぞれ５回ずつ印加
する。そして、それらの素子についてまず、Ｖ−Ｉ特性
を測定する。ついで、それらの素子にはんだ付によって
°リード線を取り付け、その後再びＶ−■特性を測定し
た。そして各Ｖ−Ｉ特性から■１ｍＡ、 αをめ、その
結果を表４および表５に示した。表４がパルスを印加し
ない場合を、表５がパルスを印加した場合を、それぞれ
示す。 表 ４ 表 ５ 実施例３と同様に作成した１０個の素子（半導体セラミ
ック体に焼付電極を形成したもの）に、半値幅が５０μ
ｓｅｃで、電流密度がＩＯＡ／ｅ１１＋の矩形波を正負
両方向それぞれ１０３回印加してＶ−Ｉ特性を測定する
。そして、電極にリード線を取り付ける加工をした後、
Ｖ−１特性を測定する。そして各ｖ−■特性からＶｌ
ｍＡ、αをめ、その結果を表６に示した。 表 に の表６から、矩形波のパルス電圧を印加しても、電極と
バルクとの間のバリアが破壊され、しきい。 値電圧や非直線係数のばらつきが少なくなることがわか
る。 実施皿１ 表面に付与した金属酸化物を熱処理して拡散することに
より結晶粒界を高抵抗化したチタン酸ストロンチウムを
主とする半導体セラミック体を４０個準備してそれらの
うち２０個のセラミック体の表面に銅のペーストを、ま
た残り２０個のセラミンク体の表面には亜鉛のペースト
を印刷し、それぞれ６００〜８００℃で焼付けて電極を
形成する。このうち半数はそのまま、残りの半数には半
値幅ｊ Ｏ１１ｓ ｅ ｃで電流密度５０Ａ／ｃｎｉの
三角波パルスを正負両方向にそれぞれ５回ずつ印加して
、それぞれＶ−１特性を測定する。つぎに、パルスを印
加したものとしないものの両方についてはんだ付によっ
てリード線を取り付け、再びＶ−Ｉ特性を測定した。そ
して各Ｖ−１特性からＶ、ｍＡ、αをめ、その結果を表
７および表８に示した。 表７がパルスを印加しない場合を、表ｉがパルスを印加
した場合を、それぞれ示す。 （以下余白） 表 ７ （パルス印加無し） 表 ８（パルス印加有り） なお、上述の実施例では、いずれも、半導体セラミンク
体に電極を形成した後にたとえばパルス電圧を印加する
ようにした。しかしながら、電極を形成しさらにリード
線を取り付けた後そのリード線間にたとえばパルス電圧
を印加しても、同様にしきい値電圧の加工前後における
変化率を小さくできばらつきの抑制を図ることができる
。 さらに、上述の各実施例ではセラミック体ＢＫの表面に
電極ＥＬＩ、ＥＬ２を形成したバリスタを示したが、第
４図或いは第５図に示すような構造のバリスタについて
もこの発明方法を実施すれば、同様な効果を奏するもの
である。つまり、第４図の例はセラミック体ＢＫの両面
に電極ＥＬ１、ＥＬ２を形成し、さらにセラミック体Ｂ
Ｋの中に中間電極ＩＥＬを形成したものである。また第
５図の例は積層型バリスタと称されるもので、内部電極
ＩＥＬＩ、ＩＥＬ２を形成し、セラミック体ＢＫの側面
の電極ＥＬＩ、ＥＬ２と電気接続させたものである。 したがって、電極ＥＬＩ、ＥＬ２にパルス電圧を印加す
ることによって、それぞれ中間電極ＩＥＬ、内部電極Ｉ
ｍＬｔ、ＩＥＬ２とセラミ・ツク体ＢＫとの間のバリア
を破壊することができる。なお、内部電極ＩＥＬＩ、Ｉ
ＥＬ２は、たとえばＰｂ、Ｓｎなどの卑金属を溶融させ
ておき、電極ＩＥＬＩ、ＩＥＬ２の個所が空隙層（ポー
ラスＮ）となっているセラミック体ＢＫの該空隙層に卑
金属を注入したものでもよい。 なお、上述の実施例の他に、この発明は、第６図に示す
ようないわゆるリングバリスタにも有利に適用できるこ
とはもちろんである。このようなリングバリスタは、チ
タン酸ストロンチウム系を主体とするかつ平板ドーナツ
状のリング形半導体セラミック体ＢＫの一方主面に分割
電極ＥＬが形成されていて、具体的には、たとえばマイ
クロモータの火花吸収用などに用いられ得る。 （発明の効果） 以上のように、この発明によれば、電極を形成する際に
半導体セラミック体とその電極の界面とに形成されるバ
リアを電気的に強制的に破壊するようにしたので、通常
の非オーム性の金属電極であつでもその電極がオーム性
あるいはオーム性に近いものとなり、したがって、得ら
れた電圧非直線抵抗素子は、たとえばその後リード線を
取り付けるなどの加工が施されても、安定な特性を維持
することができる。 ４、図面の簡単な説明 第１図はこの発明の背景となるチップ形バリスタの一例
を示す構造図解図である。 第２図は電極とバルクとの間の界面にバリアが形成され
たことを示す等価回路である。 第３図は電極形成後に印加されるパルス電圧の一例を示
す。 第４図はその他のチップ形バリスタの概略断面図である
。 第５図はさらにその他のチップ形バリスタの概略断面図
である。 第６図はリングバリスタの概略斜視図である。 図において、ＢＫはセラミック体、ＥＬ、 ＥＬｌおよ
びＥＬ２は電極、ＩＥＬ、ＩＥＬＩおよびＩＥＬ２は内
部電極を示す。 第６図 ヒＬ
Claims (1)
- 【特許請求の範囲】 １ チタン酸ストロンチウム系を主体とした電圧非直線
抵抗特性を有する半導体セラミック体を準備するステッ
プ、 前記半導体セラミック体に電極を形成するステップ、お
よび 前記電極と前記半導体セラミック体との間に形成された
バリアを電気的に破壊するステップを含む、電圧非直線
抵抗素子の製造方法。 ２ 前記バリアを破壊するステップは、前記電極にパル
ス電圧を印加するステップを含む、特許請求の範囲第１
項記載の電圧非直線抵抗素子の製造方法。 ３ 前記パルス電圧を印加するステップは、前記電極と
半導体セラミック体との間に形成されるバリアを破壊す
るに充分でかつ前記半導体セラミック体の電圧非直線抵
抗特性は破壊しない電流密度のパルス電圧を印加するス
テ・ノブを含む、特許請求の範囲第２項記載の電圧非直
線抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107339A JPS60250602A (ja) | 1984-05-25 | 1984-05-25 | 電圧非直線抵抗素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107339A JPS60250602A (ja) | 1984-05-25 | 1984-05-25 | 電圧非直線抵抗素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250602A true JPS60250602A (ja) | 1985-12-11 |
| JPH0430722B2 JPH0430722B2 (ja) | 1992-05-22 |
Family
ID=14456544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107339A Granted JPS60250602A (ja) | 1984-05-25 | 1984-05-25 | 電圧非直線抵抗素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994006129A1 (en) * | 1992-09-03 | 1994-03-17 | Matsushita Electric Industrial Co., Ltd. | Method of producing ceramic component |
| US5378667A (en) * | 1993-12-10 | 1995-01-03 | Korea Institute Of Science And Technology | Intercrystalline semiconductive ceramic capacitor |
| JP2010028026A (ja) * | 2008-07-24 | 2010-02-04 | Tdk Corp | 静電気対策素子の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207319A (en) * | 1981-06-16 | 1982-12-20 | Matsushita Electric Ind Co Ltd | Method of producing composite function element |
-
1984
- 1984-05-25 JP JP59107339A patent/JPS60250602A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207319A (en) * | 1981-06-16 | 1982-12-20 | Matsushita Electric Ind Co Ltd | Method of producing composite function element |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994006129A1 (en) * | 1992-09-03 | 1994-03-17 | Matsushita Electric Industrial Co., Ltd. | Method of producing ceramic component |
| EP0610516A1 (en) * | 1992-09-03 | 1994-08-17 | Matsushita Electric Industrial Co., Ltd. | Method of producing ceramic component |
| US5520759A (en) * | 1992-09-03 | 1996-05-28 | Matsushita Electric Industrial Co., Ltd. | Method for producing ceramic parts |
| EP0610516B1 (en) * | 1992-09-03 | 1997-12-29 | Matsushita Electric Industrial Co., Ltd. | Method of producing ceramic component |
| US5378667A (en) * | 1993-12-10 | 1995-01-03 | Korea Institute Of Science And Technology | Intercrystalline semiconductive ceramic capacitor |
| JP2010028026A (ja) * | 2008-07-24 | 2010-02-04 | Tdk Corp | 静電気対策素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430722B2 (ja) | 1992-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |