JPS60244996A - アクテイブマトリクス型画像表示装置 - Google Patents
アクテイブマトリクス型画像表示装置Info
- Publication number
- JPS60244996A JPS60244996A JP10044684A JP10044684A JPS60244996A JP S60244996 A JPS60244996 A JP S60244996A JP 10044684 A JP10044684 A JP 10044684A JP 10044684 A JP10044684 A JP 10044684A JP S60244996 A JPS60244996 A JP S60244996A
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- Japan
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- signal line
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の属する分野)
本発明は、各画素毎に独立した駆動素子を有するアクテ
ィブマトリクス型の画像表示装置に関するものである。
ィブマトリクス型の画像表示装置に関するものである。
(従来の技術)
近年、液晶あるいはエレクトロルミネッセント等の表示
素子を用いたアクティブマトリクス型の画像表示装置の
開発が進められている。アクティブマトリクス型の画像
表示装置は、行列状の電極およびこれら電極の交点に画
素電極を有する画素回路の形成された半導体基板又はガ
ラス、等の絶縁物基板上の半導体層と、液晶あるいはエ
レクトロルミネッセント等の表示素子を介して設置され
た透明電極を有するガラス基板等から構成され、前記画
素電極と透明電極間に印加される実効電圧により、例え
ば明・暗の形で表示を行う。
素子を用いたアクティブマトリクス型の画像表示装置の
開発が進められている。アクティブマトリクス型の画像
表示装置は、行列状の電極およびこれら電極の交点に画
素電極を有する画素回路の形成された半導体基板又はガ
ラス、等の絶縁物基板上の半導体層と、液晶あるいはエ
レクトロルミネッセント等の表示素子を介して設置され
た透明電極を有するガラス基板等から構成され、前記画
素電極と透明電極間に印加される実効電圧により、例え
ば明・暗の形で表示を行う。
第1図は従来のアクティブマトリクス型画gI表水装置
の回路構成を示すもので、半導体基板又はガラス等の絶
縁物基板上の半導体層に形成された電極及び画素回路の
構成を示し、第1図(荀は全体構成を、第1図(b)は
画素回路の構成を示している。
の回路構成を示すもので、半導体基板又はガラス等の絶
縁物基板上の半導体層に形成された電極及び画素回路の
構成を示し、第1図(荀は全体構成を、第1図(b)は
画素回路の構成を示している。
ここでは説明を簡単にするために表示素子として液晶を
対象とする。
対象とする。
第1図(a)において、DI〜Dmはデータ信号線、T
+−Tylはタイミング信号線、G+、 1− Gm、
nは画素回路である。画素回路Gi、j (i = 1
.2.・・・・・・・・、m+j=1.2.・・・・・
・・、n)は第1図(b)に示すように)スイッチング
用の電界効果トランジスタMi、jとキャノくジターC
及び画素電極Aより構成されている(キャパシター〇と
画素電極Aを合せてUで示す。)。
+−Tylはタイミング信号線、G+、 1− Gm、
nは画素回路である。画素回路Gi、j (i = 1
.2.・・・・・・・・、m+j=1.2.・・・・・
・・、n)は第1図(b)に示すように)スイッチング
用の電界効果トランジスタMi、jとキャノくジターC
及び画素電極Aより構成されている(キャパシター〇と
画素電極Aを合せてUで示す。)。
第1図(a)に従ってその動作を説明する。データ信号
線D1〜Dmに画素回路G+、 l−Gyl、tに入力
すべきデータ信号が印加された時、タイミング信号線T
1に電圧を印加して各画素回路のキャノ(ジターに前記
データ信号を書き込み、十分書き込まれたらタイミング
信号線T1に印加した電圧を除去し、そのデータ信号を
保持させる。その後、再びデータ信号線D1〜Dmに画
素回路G1,2〜Gm、2に入力すべき新たなデータ信
号を印加し、前述の場合と同様にしてその画素回路のキ
ャパシターに前記データ信号を保持させる。以下これら
を繰り返すことにより表示装置の各画素毎に設けられた
画素回路を順次アドレスし、その画素回路のキャパシタ
ーにデータ信号を保持すると共に、前記データ信号の電
位になっている画素電極で液晶を駆動する。
線D1〜Dmに画素回路G+、 l−Gyl、tに入力
すべきデータ信号が印加された時、タイミング信号線T
1に電圧を印加して各画素回路のキャノ(ジターに前記
データ信号を書き込み、十分書き込まれたらタイミング
信号線T1に印加した電圧を除去し、そのデータ信号を
保持させる。その後、再びデータ信号線D1〜Dmに画
素回路G1,2〜Gm、2に入力すべき新たなデータ信
号を印加し、前述の場合と同様にしてその画素回路のキ
ャパシターに前記データ信号を保持させる。以下これら
を繰り返すことにより表示装置の各画素毎に設けられた
画素回路を順次アドレスし、その画素回路のキャパシタ
ーにデータ信号を保持すると共に、前記データ信号の電
位になっている画素電極で液晶を駆動する。
ところで、第1図の構成から明らかなように、データ信
号線、タイミング信号線及び画素回路を有する基板は、
従来の半導体集積回路と本質的には同様なプロセスによ
り形成され、従って従来の半導体集積回路と同様の欠陥
が発生する゛。このような基板の欠陥は、表示時には点
欠陥(1画素が入力されたデータ信号に対応した表示と
ならない。)及びライン欠陥(データ信号線又はタイミ
ング信号線方向に多数の画素が入力されたデータ信号と
対応した表示とならない。)となって表われる。
号線、タイミング信号線及び画素回路を有する基板は、
従来の半導体集積回路と本質的には同様なプロセスによ
り形成され、従って従来の半導体集積回路と同様の欠陥
が発生する゛。このような基板の欠陥は、表示時には点
欠陥(1画素が入力されたデータ信号に対応した表示と
ならない。)及びライン欠陥(データ信号線又はタイミ
ング信号線方向に多数の画素が入力されたデータ信号と
対応した表示とならない。)となって表われる。
前記点欠陥は、画素面積が小さい場合には認識さね難い
ため、少数であれば許容されるが、前記ライン欠陥は表
示装置の画面上にくっきりと表われるため1個の欠陥と
錐も許容され得ない。
ため、少数であれば許容されるが、前記ライン欠陥は表
示装置の画面上にくっきりと表われるため1個の欠陥と
錐も許容され得ない。
前記ライン欠陥は、第1図のデータ信号線D1〜Dm或
いはタイミング信号線T+−Tnの一部が不良となり、
その不良の信号線に接続きれる画素回路に対しデータ信
号を正常に入力できない場合に生じる。表示装置はその
機能的な属性から表示面積が大きいことが必要とされる
ため、前記信号線のバタンは、一般の半導体集積回路に
比べて十分長くかつ広い面積を有する。従って、前記信
号線が不良となり前述の許容できないライン欠陥の発生
する確率は高い。このことが前記基板の歩留りを低下さ
せる1つの大きな原因であった。
いはタイミング信号線T+−Tnの一部が不良となり、
その不良の信号線に接続きれる画素回路に対しデータ信
号を正常に入力できない場合に生じる。表示装置はその
機能的な属性から表示面積が大きいことが必要とされる
ため、前記信号線のバタンは、一般の半導体集積回路に
比べて十分長くかつ広い面積を有する。従って、前記信
号線が不良となり前述の許容できないライン欠陥の発生
する確率は高い。このことが前記基板の歩留りを低下さ
せる1つの大きな原因であった。
(発明の目的)一
本発明は上記問題点を解決するためのもので、データ信
号線及びタイミング信号線に不良が存在しても見た目に
違和感を感じさせることのないようにしたことを%徴と
し、その目的は、アクティブマトリクス型画像表示装置
の歩留りを等測的に向上させ、そのコストを低減するこ
とにある。
号線及びタイミング信号線に不良が存在しても見た目に
違和感を感じさせることのないようにしたことを%徴と
し、その目的は、アクティブマトリクス型画像表示装置
の歩留りを等測的に向上させ、そのコストを低減するこ
とにある。
(発明の構成および作用)
第2図は本発明のアクティブマトリクス型画像表示装置
の一実施例の回路構成図であり、第2図(a)は全体構
成を、第2図(b)は画素回路の構成を示している。
の一実施例の回路構成図であり、第2図(a)は全体構
成を、第2図(b)は画素回路の構成を示している。
本実施例では、表示素子として液晶を、また、スイッチ
ング素子としては電界効果トランジスタをそれぞれ用い
たものとして説明する。
ング素子としては電界効果トランジスタをそれぞれ用い
たものとして説明する。
第2図(a)において、DA+〜DAmはデータ信号線
、TA+ −TAylはタイミング信号線、GAI、
】−GAm、nは画素回路である。
、TA+ −TAylはタイミング信号線、GAI、
】−GAm、nは画素回路である。
第2図(b)において、CAはキャパシター、AAは画
素電極であり、UAはキャパシターCAと画素電極AA
を一体化したものである。この画素回路GAI(、lは
、前記UA及びこれらを駆動する2個の電界効果トラン
ジスタMAl< 、 lとSAk、lVで構成されてい
る。
素電極であり、UAはキャパシターCAと画素電極AA
を一体化したものである。この画素回路GAI(、lは
、前記UA及びこれらを駆動する2個の電界効果トラン
ジスタMAl< 、 lとSAk、lVで構成されてい
る。
なお、画素回路GAP、 s −GA+In及びCA2
. l−GA471. +は、電界効果トランジスタ1
個と前記UAで構成される従来の画素回路であり、従っ
て前記画素回路はGAk+A! (k= 2.3. ・
・・・・=−、m、1l=2.3.−、 n )で表わ
される。
. l−GA471. +は、電界効果トランジスタ1
個と前記UAで構成される従来の画素回路であり、従っ
て前記画素回路はGAk+A! (k= 2.3. ・
・・・・=−、m、1l=2.3.−、 n )で表わ
される。
次に、第2図に従って本発明の詳細な説明する。
画素回路GA、、 l〜GAm、lに入力すべきデータ
信号がデータ信号線DAI〜DAmに印加された時、タ
イミング信号線TAIに電圧を印加して電界効果トラン
ジスタMAI、 l −MAm、 1を”on″状態に
し、前記データ信号を上記画素回路のキャパシターCA
に書き込む。これと並行して、電界効果トランジスタS
A2.2〜sAm、 2がI on l状態になり、前
記データ信号が画素回路GA2,2〜GAm、2のキャ
パシターにも書き込まれる。上記の書き込みが十分性わ
れた後に前記タイミング信号線に印加した電圧を除去し
、前記データ信号を前記画素回路のキャパシターに保持
させる。その後、画素回路GA1j2〜GAm、2に入
力すべきデータ信号をデータ信号線DA1〜DAm に
印加し、タイミング信号線TA2に電圧を印加し、前述
の場合と同様にして画素回路GA1,2〜GAm、2及
びGa4,3〜GAm、3にそのデータ信号を保持させ
る。
信号がデータ信号線DAI〜DAmに印加された時、タ
イミング信号線TAIに電圧を印加して電界効果トラン
ジスタMAI、 l −MAm、 1を”on″状態に
し、前記データ信号を上記画素回路のキャパシターCA
に書き込む。これと並行して、電界効果トランジスタS
A2.2〜sAm、 2がI on l状態になり、前
記データ信号が画素回路GA2,2〜GAm、2のキャ
パシターにも書き込まれる。上記の書き込みが十分性わ
れた後に前記タイミング信号線に印加した電圧を除去し
、前記データ信号を前記画素回路のキャパシターに保持
させる。その後、画素回路GA1j2〜GAm、2に入
力すべきデータ信号をデータ信号線DA1〜DAm に
印加し、タイミング信号線TA2に電圧を印加し、前述
の場合と同様にして画素回路GA1,2〜GAm、2及
びGa4,3〜GAm、3にそのデータ信号を保持させ
る。
以下同様の動作を順に繰り返すことにより各画素回路に
入力されるべきデータ信号を保持させ、そのデータ信号
の電位になっている画素電極で液晶を駆動する。
入力されるべきデータ信号を保持させ、そのデータ信号
の電位になっている画素電極で液晶を駆動する。
前述の動作から明らかなように、例えば画素回路GA2
,2− GAm、2には、本来画素回路GA1. l−
cAm−1,1に入力されるべきデータ信号(予備のデ
ータ信号と称すこととする。)と、画素回路GA2,2
〜GAm、2に本来入力されるべきデータ信号(正規の
データ信号と称すこととする。)の双方が順に入力され
る。通常は、前記予備のデータ信号は書き込まれた直後
に正規のデータ信号に書き換えられるため、正規のデー
タ信号に基づいた表示がなされる。これに対し、タイミ
ング信号線TA2が不良となり、正規のデニタ信号が前
記画素回路GA 2 、2〜GAm12に書き込まれな
い場合には、前記予備データが保持され、第1行目の表
示状態が1列シフトした形で第2行目に表示される。こ
のため、データ信号線数が十分多ければ、タイミング信
号線TA2が不良となっても、見た目に違和感が感じら
れなくなる。
,2− GAm、2には、本来画素回路GA1. l−
cAm−1,1に入力されるべきデータ信号(予備のデ
ータ信号と称すこととする。)と、画素回路GA2,2
〜GAm、2に本来入力されるべきデータ信号(正規の
データ信号と称すこととする。)の双方が順に入力され
る。通常は、前記予備のデータ信号は書き込まれた直後
に正規のデータ信号に書き換えられるため、正規のデー
タ信号に基づいた表示がなされる。これに対し、タイミ
ング信号線TA2が不良となり、正規のデニタ信号が前
記画素回路GA 2 、2〜GAm12に書き込まれな
い場合には、前記予備データが保持され、第1行目の表
示状態が1列シフトした形で第2行目に表示される。こ
のため、データ信号線数が十分多ければ、タイミング信
号線TA2が不良となっても、見た目に違和感が感じら
れなくなる。
また、データ信号線が途中で断線した場合についても、
画素回路のキャパシタの容量が残置されたデータ信号線
の静電容量と比較して十分大きければ、その残置された
データ信号線に接続される各画素回路には予備のデータ
信号とはぼ同じ信号が保持されるため、前述の場合と同
様、見た目には違和感が感じられなくなる。この場合、
各画素回路が受動素子であるキャパシターの代りにフリ
ップフロ、プ回路等の能動回路で構成されていれば、前
記の条件が緩和されることは明らかである。
画素回路のキャパシタの容量が残置されたデータ信号線
の静電容量と比較して十分大きければ、その残置された
データ信号線に接続される各画素回路には予備のデータ
信号とはぼ同じ信号が保持されるため、前述の場合と同
様、見た目には違和感が感じられなくなる。この場合、
各画素回路が受動素子であるキャパシターの代りにフリ
ップフロ、プ回路等の能動回路で構成されていれば、前
記の条件が緩和されることは明らかである。
第3図は本発明のアクティブマ(リクス型画像表示装置
の他の実施例の回路構成図であり、データ通信線に如何
なる不良が生じても見た目に違和感を感じさせることの
無い実施例である。
の他の実施例の回路構成図であり、データ通信線に如何
なる不良が生じても見た目に違和感を感じさせることの
無い実施例である。
第3図においてCB+ 、 1− GBm、nは画素回
路、MB+、+−MBm+n+ SB2,2−513m
、nl RB2,2− RBm、B+ OH2,2−o
nm、nは電界効果トランジスタ、01〜cmは制御信
号線、UAはキャパシターと画素電極である。
路、MB+、+−MBm+n+ SB2,2−513m
、nl RB2,2− RBm、B+ OH2,2−o
nm、nは電界効果トランジスタ、01〜cmは制御信
号線、UAはキャパシターと画素電極である。
通常、制御信号線C]〜cmには電圧が印加されており
、電界効果トランジスタRB 2 、2〜RBm、n及
びOH2,2〜oBm、nは@ o n l状態にある
。従ってこの場合は第2図に示す実施例と同く同様に動
作する。
、電界効果トランジスタRB 2 、2〜RBm、n及
びOH2,2〜oBm、nは@ o n l状態にある
。従ってこの場合は第2図に示す実施例と同く同様に動
作する。
これに対し、データ信号線DAI((k= 1.2.・
・・・・・・・。
・・・・・・・。
m)に不良が生じた場合には、制御信号線Ckに印加さ
れている電圧を除去してRBl(、J 、 0Bk4−
1. IC1=2.3.・・・・・・・・・+”)を’
off”状態にし、その不良のデータ信号線を各画素回
路から電気的に分離する。従って例えば、データ信号線
DA2が不良であり1そのデータ信号線の電位が常時″
L”状態であっても、画素回路GB2.2〜GB2.n
に保持されている予備のデータ信号は、その++1.”
に書き換えられることなくそのまま保持されるため、第
2列目には第1列目の表示状態が1行シフトした形で表
示される。また、画素回路GB312〜GB3.11に
対しては、前記+1LIが予備のデータ信号として書き
込まれることはない。なおごく短時間のみ保持される予
備のデータ信号は表示状態を決定するものでtdすいの
で、前記電界効果トランジスタOB2.2〜OBm、n
については省略することも可能である。
れている電圧を除去してRBl(、J 、 0Bk4−
1. IC1=2.3.・・・・・・・・・+”)を’
off”状態にし、その不良のデータ信号線を各画素回
路から電気的に分離する。従って例えば、データ信号線
DA2が不良であり1そのデータ信号線の電位が常時″
L”状態であっても、画素回路GB2.2〜GB2.n
に保持されている予備のデータ信号は、その++1.”
に書き換えられることなくそのまま保持されるため、第
2列目には第1列目の表示状態が1行シフトした形で表
示される。また、画素回路GB312〜GB3.11に
対しては、前記+1LIが予備のデータ信号として書き
込まれることはない。なおごく短時間のみ保持される予
備のデータ信号は表示状態を決定するものでtdすいの
で、前記電界効果トランジスタOB2.2〜OBm、n
については省略することも可能である。
ここで、第2図および第3図に示した実施例においては
、データ信号線DA+あるいはタイミング信号線TA1
が不良となった場合には、第1行目あるいは第1列目に
ライン欠陥が発生する。
、データ信号線DA+あるいはタイミング信号線TA1
が不良となった場合には、第1行目あるいは第1列目に
ライン欠陥が発生する。
第4図はデータ信号線又はタイミング信号線不良時に生
ずるライン欠陥を防ぐことができる本発明のその他の実
施例の構成を示すもので、GC】+ 1 +GCI、2
・・・・・・は第1列目の画素回路、GC2,、・・
・・・・・・は第1行目の画素回路、TA、’はTAl
と同一機能のタイミング信号線、DA1′はDA+と同
一機能のデータ信号線、MC+ + l + MCI’
+ 1 + MCI 、2 r MC2’+ 1・・
・・・・・MC2、1+MC2,,’ ・・・・・・は
電界効果トランジスタである。
ずるライン欠陥を防ぐことができる本発明のその他の実
施例の構成を示すもので、GC】+ 1 +GCI、2
・・・・・・は第1列目の画素回路、GC2,、・・
・・・・・・は第1行目の画素回路、TA、’はTAl
と同一機能のタイミング信号線、DA1′はDA+と同
一機能のデータ信号線、MC+ + l + MCI’
+ 1 + MCI 、2 r MC2’+ 1・・
・・・・・MC2、1+MC2,,’ ・・・・・・は
電界効果トランジスタである。
第4図に示すように、第1列目及び第1行目の画素回路
は同一機能をもつ2本のデータ信号線DA1n DAD
’及び同一機能をもつ2本のタイミング信号線に接続さ
れているため、同一機能の2本の信号線が共に不良とな
らない限り前記ライン欠陥は生じない。従って、前記ラ
イン欠陥の発生確率は著しく減少する。
は同一機能をもつ2本のデータ信号線DA1n DAD
’及び同一機能をもつ2本のタイミング信号線に接続さ
れているため、同一機能の2本の信号線が共に不良とな
らない限り前記ライン欠陥は生じない。従って、前記ラ
イン欠陥の発生確率は著しく減少する。
以上は表示素子として液晶を用いた場合について説明し
てきたが、本発明は、アクティブマトリクス構成を採り
得る例えばエレクトロルミネッセント素子等の他の表示
素子を用いた場合にも適用できることは明らかである。
てきたが、本発明は、アクティブマトリクス構成を採り
得る例えばエレクトロルミネッセント素子等の他の表示
素子を用いた場合にも適用できることは明らかである。
まだ、これまでの説明より明らかなように、本発明は、
半導体基板およびガラス等の絶縁物基板上の半導体層を
用いたアクティブマトリクス型表示装置のいずれに対し
′Cも適用することができる。
半導体基板およびガラス等の絶縁物基板上の半導体層を
用いたアクティブマトリクス型表示装置のいずれに対し
′Cも適用することができる。
(効 果)
以上説明したように、本発明によれば、データ信号線あ
るいはタイミング信号線等の不良が生じた場合でも、隣
接画素の表示状態を表示することにより見た目に違和感
を感じさせないようにすることができるため、アクティ
ブマトリクス型画像表示装置の歩留りを等測的に向上さ
せ、そのコストを低減できる利点がある。
るいはタイミング信号線等の不良が生じた場合でも、隣
接画素の表示状態を表示することにより見た目に違和感
を感じさせないようにすることができるため、アクティ
ブマトリクス型画像表示装置の歩留りを等測的に向上さ
せ、そのコストを低減できる利点がある。
クス型画像表示装置の一実施例の回路構成図、第3図は
本発明の他の実施例の回路構成図、第4図はデータ信号
線又はタイミング信号線不良時に生ずるライン欠陥を防
ぐことができる本発明のその他の実施例の構成を示す図
である。 D+ −Dm+ DA+ −DAm、 DA’ −・−
データ信号線、T1〜Tn+ TA+〜TAy1. T
A’ヒ・・・・・・タイミング信号線、G+、+ −G
m、n+ GA+、 + −GAm、n、 MB+、
】−MBm、n、 GB+、 t −GBm1n+ c
cl、 I −GCm、n−′”°画素回路% MI
、I 〜Mm + n ’Mkl、+〜MAm、n、
MBIll−MBm、n+ MCI、 I −MCm、
n+ SA2.22−8A、n+ SB2,2− SB
m、n+ RB2,2− RBm、n、 OH2,2−
OBm、n −区 パジターと画素電極、01〜cm・・・・・・・・・制
御信号線。 眸 特許出願人 日本電信電話公社 第3図 DA+ C+ Dk C2DA3 DAm−I Cm−I Cm DAm
本発明の他の実施例の回路構成図、第4図はデータ信号
線又はタイミング信号線不良時に生ずるライン欠陥を防
ぐことができる本発明のその他の実施例の構成を示す図
である。 D+ −Dm+ DA+ −DAm、 DA’ −・−
データ信号線、T1〜Tn+ TA+〜TAy1. T
A’ヒ・・・・・・タイミング信号線、G+、+ −G
m、n+ GA+、 + −GAm、n、 MB+、
】−MBm、n、 GB+、 t −GBm1n+ c
cl、 I −GCm、n−′”°画素回路% MI
、I 〜Mm + n ’Mkl、+〜MAm、n、
MBIll−MBm、n+ MCI、 I −MCm、
n+ SA2.22−8A、n+ SB2,2− SB
m、n+ RB2,2− RBm、n、 OH2,2−
OBm、n −区 パジターと画素電極、01〜cm・・・・・・・・・制
御信号線。 眸 特許出願人 日本電信電話公社 第3図 DA+ C+ Dk C2DA3 DAm−I Cm−I Cm DAm
Claims (2)
- (1) 互いに交差するm本のデータ信号線Di(i=
1.2.・・・・・・・・+ m )と、n本のタイミ
ング信号線Tj(j=1.2.・・・・・+n)及び各
々の交点に入力されたデータ信号を所望の期間保持でき
る画素回路Gi、j を有する基板を用いて構成したア
クティブマ) IJクス型両画像表示装置おいて、前記
画素回路Gk、7I(k=2.3.−−−1m、−A!
=2.3. ・・・・−・・、 n )は、前記データ
信号線Dkn Dk−1及び前記タイミング信号線Tl
、 Tl−、に接続され、前記画素回路Dk 、 g
ic対する正規のデータ信号と、本来は画素回路’に
−1,4−1に対して入力されるべき予備のデータ信号
のうちのいずれか一方を所望の期間保持することを特徴
とするアクティブマトリクス型画像表示装置。 - (2) 正規のデータ信号と予備のデータ信号のいずれ
を所望の期間保持するかを制御する手段を備えだことを
特徴とする特許請求の範囲第(1)項記載のアクティブ
マトリクス型画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10044684A JPS60244996A (ja) | 1984-05-21 | 1984-05-21 | アクテイブマトリクス型画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10044684A JPS60244996A (ja) | 1984-05-21 | 1984-05-21 | アクテイブマトリクス型画像表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60244996A true JPS60244996A (ja) | 1985-12-04 |
Family
ID=14274145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10044684A Pending JPS60244996A (ja) | 1984-05-21 | 1984-05-21 | アクテイブマトリクス型画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60244996A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58144888A (ja) * | 1982-02-23 | 1983-08-29 | セイコーインスツルメンツ株式会社 | 行列形液晶表示装置 |
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1984
- 1984-05-21 JP JP10044684A patent/JPS60244996A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58144888A (ja) * | 1982-02-23 | 1983-08-29 | セイコーインスツルメンツ株式会社 | 行列形液晶表示装置 |
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