JPS60244105A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS60244105A JPS60244105A JP10021584A JP10021584A JPS60244105A JP S60244105 A JPS60244105 A JP S60244105A JP 10021584 A JP10021584 A JP 10021584A JP 10021584 A JP10021584 A JP 10021584A JP S60244105 A JPS60244105 A JP S60244105A
- Authority
- JP
- Japan
- Prior art keywords
- current
- voltage
- resistor
- operational amplifier
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は低雑音化を図った増幅回路に関する。
（従来技術）
従来から、電源回路等の出力段に第３図に示すような増
幅回路が使用されている。
幅回路が使用されている。
第３図において、入力信号ＦＪｉは抵抗器Ｒ８を介して
演算増幅器に２の反転入力端子に入力されている。演算
増幅器Ｎ２の非反転入力端子は基準電位に接続され又、
その出力端子はヒーーズＦＱ介して負りに対する出力端
子゛ｒに接続されている。
演算増幅器に２の反転入力端子に入力されている。演算
増幅器Ｎ２の非反転入力端子は基準電位に接続され又、
その出力端子はヒーーズＦＱ介して負りに対する出力端
子゛ｒに接続されている。
負荷りの他端は基準電位に接続されている。出力端子Ｔ
は演算増幅器Ａ３の非反転入力端子に接続されている。
は演算増幅器Ａ３の非反転入力端子に接続されている。
演算増幅器Ｎ３の反転入力端子および出力端子は帰還抵
抗器Ｒ９を介して演算増幅器 ′Ｎ２の反転入力端子に
接続されている。演算増幅器Ｎ３は、出力端子Ｔから演
算増幅器に至るケーブルによって生じる電圧降下を補償
するために設けられており、フローティング電圧ホロワ
として機能する。出力端子Ｔには、入力電圧Ｅｉを抵抗
器Ｒ８，Ｒ９によって決まる匝で増幅した電圧が生じる
。何らかの原因によって、外部から異常に高い′電圧が
出力端子Ｔに印加されｔこ場合でも回路を保護するため
に、ヒユーズＦｉ設けて演算増幅密入２を保護している
。又、前記異常に高い電圧から抵抗器Ｒ９を保護するた
めに、抵抗器Ｒ９を高抵抗呟の抵抗器とすることにより
、抵抗器Ｒ９に流れる電流を小さく抑え、抵抗器Ｒ９が
熱的に破壊するのを防止している。したがって、抵抗器
）ｔ９自身で発生する雑音も大きく、端子Ｔにおける出
力電圧は大きな雑音成分を含むという欠点があった。
抗器Ｒ９を介して演算増幅器 ′Ｎ２の反転入力端子に
接続されている。演算増幅器Ｎ３は、出力端子Ｔから演
算増幅器に至るケーブルによって生じる電圧降下を補償
するために設けられており、フローティング電圧ホロワ
として機能する。出力端子Ｔには、入力電圧Ｅｉを抵抗
器Ｒ８，Ｒ９によって決まる匝で増幅した電圧が生じる
。何らかの原因によって、外部から異常に高い′電圧が
出力端子Ｔに印加されｔこ場合でも回路を保護するため
に、ヒユーズＦｉ設けて演算増幅密入２を保護している
。又、前記異常に高い電圧から抵抗器Ｒ９を保護するた
めに、抵抗器Ｒ９を高抵抗呟の抵抗器とすることにより
、抵抗器Ｒ９に流れる電流を小さく抑え、抵抗器Ｒ９が
熱的に破壊するのを防止している。したがって、抵抗器
）ｔ９自身で発生する雑音も大きく、端子Ｔにおける出
力電圧は大きな雑音成分を含むという欠点があった。
（発明の目的）
本発明は前記欠点に鑑み成されｔ：もので、外部からの
異常に高い′電圧に対する保護回路を有すると兵に、出
力電圧における雑音成分を低く抑えるようにした増幅回
路を提供することを目的とする。
異常に高い′電圧に対する保護回路を有すると兵に、出
力電圧における雑音成分を低く抑えるようにした増幅回
路を提供することを目的とする。
（実施例）
−第１図は本発明の増幅回路に使用する帰還回路を示す
図で、増幅回路全体の回路としては、第３図において演
算増幅器Ａ３’４第１図の帰還回路で置換したものに相
当する。第２図は第１図のＤｌ、Ｄ２で示すように逆方
向に直列接続した２個のダイオード群の電圧（■−電流
（Ｉｌ特性な示している。
図で、増幅回路全体の回路としては、第３図において演
算増幅器Ａ３’４第１図の帰還回路で置換したものに相
当する。第２図は第１図のＤｌ、Ｄ２で示すように逆方
向に直列接続した２個のダイオード群の電圧（■−電流
（Ｉｌ特性な示している。
以下、第１図、第２図な用いて又、第３図を参考にして
本発明を説明する°。
本発明を説明する°。
第１図において、フローティング演算増幅器Ａ１の非反
転入力端子は第３図の出力端子Ｔへ接続されている。演
算増幅器Ｘｔの出力端子には各々２個のダイオードが逆
方向に接続されたバイアス用のダイオード群Ｄ１、Ｄ２
が接続されている。ダイオード群ＤＩ、 Ｄ２ の後段
には、発眼防止用コンデンサＣ１、Ｃ２、トランジスタ
Ｑ ｌ−Ｑ ４、抵抗器Ｒ１・−ＦＬ４から成る周知の
電流バッファＣＢが接続されている。トランジスタＱｌ
のコレクタ端子には正の電圧＋ｖＢが又、トランジスタ
Ｑ４のコレクタ端子には負の電圧−ｖＢが印加されてい
る。
転入力端子は第３図の出力端子Ｔへ接続されている。演
算増幅器Ｘｔの出力端子には各々２個のダイオードが逆
方向に接続されたバイアス用のダイオード群Ｄ１、Ｄ２
が接続されている。ダイオード群ＤＩ、 Ｄ２ の後段
には、発眼防止用コンデンサＣ１、Ｃ２、トランジスタ
Ｑ ｌ−Ｑ ４、抵抗器Ｒ１・−ＦＬ４から成る周知の
電流バッファＣＢが接続されている。トランジスタＱｌ
のコレクタ端子には正の電圧＋ｖＢが又、トランジスタ
Ｑ４のコレクタ端子には負の電圧−ｖＢが印加されてい
る。
抵抗器１−Ｒ２とＲ３の接続点は第３図の抵抗器に９お
よびＮチャンネル電界効果トランジスタ（ＦＥ’Ｉ’）
Ｃ６のドレイン端子に接続されている。Ｆ’ＥＴ Ｑ
６のソース端子は抵抗Ｅ５を介してＮチャンネルＦＥＴ
Ｃ７のソース端子に接続されている。ＦＥＴＣ７のドレ
イン端子は演算増幅器ＡＩの反転入力端子へ又、ダイオ
ード群Ｄ３、Ｄ４を介して演算増幅器Ａ１の出力端子へ
接続されている。又、ＦＥＴＣ６のソース端子とＦ’Ｅ
ＴＱ７のゲート端子間には抵抗器Ｒ６が、ＦＥＴＣ６Ω
ゲート端子とＦＥＴＣ７のソース端子間には抵抗器Ｒ７
が接続されている。
よびＮチャンネル電界効果トランジスタ（ＦＥ’Ｉ’）
Ｃ６のドレイン端子に接続されている。Ｆ’ＥＴ Ｑ
６のソース端子は抵抗Ｅ５を介してＮチャンネルＦＥＴ
Ｃ７のソース端子に接続されている。ＦＥＴＣ７のドレ
イン端子は演算増幅器ＡＩの反転入力端子へ又、ダイオ
ード群Ｄ３、Ｄ４を介して演算増幅器Ａ１の出力端子へ
接続されている。又、ＦＥＴＣ６のソース端子とＦ’Ｅ
ＴＱ７のゲート端子間には抵抗器Ｒ６が、ＦＥＴＣ６Ω
ゲート端子とＦＥＴＣ７のソース端子間には抵抗器Ｒ７
が接続されている。
以下、その動作を説明する。
出力端子Ｔに所望電圧が得られる定常状態では、ダイオ
ード群Ｄｉ、Ｄ２は領域ａ内で動作し、演算増幅器ＡＩ
の出力電圧に応じた′電流が電流バッファＣＢから出力
され、抵抗器Ｒ９へ流れる。このときＦ Ｅ Ｔ Ｑ
６、Ｃ７はオン状態となっており、演算増幅器Ａ１への
帰還回路が抵抗器Ｈ５によって形成されている。又、ダ
イオード群Ｄ３１．Ｄ４はオフ状態にある。これにより
、第３図の演算増幅器Ｎ３を第１図の帰還回路で置換□
した本発明の増幅回路は、入力電圧Ｅｉ に関連する信
号を負荷りに供給する。
ード群Ｄｉ、Ｄ２は領域ａ内で動作し、演算増幅器ＡＩ
の出力電圧に応じた′電流が電流バッファＣＢから出力
され、抵抗器Ｒ９へ流れる。このときＦ Ｅ Ｔ Ｑ
６、Ｃ７はオン状態となっており、演算増幅器Ａ１への
帰還回路が抵抗器Ｈ５によって形成されている。又、ダ
イオード群Ｄ３１．Ｄ４はオフ状態にある。これにより
、第３図の演算増幅器Ｎ３を第１図の帰還回路で置換□
した本発明の増幅回路は、入力電圧Ｅｉ に関連する信
号を負荷りに供給する。
いま、誤配線等の原因によって出力端子′ｒに異常に高
い′電圧、例えば＋ＶＢ を越える電圧が印加された場
合を考える。このとき、演算増幅器Ａｌの出力端字即ち
ダイオード群Ｄ１、Ｄ２の接続点電位は＋Ｖ３以上にな
る。これにより、ダイオード群Ｄ１、Ｄ２は各々第２図
の領域すで示す定電流領域で活動することになり、ダイ
オード群ＤＩ、 Ｄ２に流れる電流は１１で一定となる
。したがって、トランジスタＱｌのベース端子は＋■Ｂ
よりも抵抗器Ｒ１による電圧降下分だけ低い電位となり
、トランジスタＱ１は過大な電流を流そうとするが、抵
抗器Ｒ２による電圧降下分によってトランジスタＱ２が
オンとなり、トランジスタＱｌのベース電流を吸収する
ので抵抗器凡９へは大きな電流が流れない。一方、ダイ
オード群ＤＩに流れる定電流もトランジスタＱ２で吸収
される。トランジスタＱ３、Ｃ４はオフ状態にあるので
、ダイオード群Ｄ２に流れる電流は−ｖＩＩへ流れる。
い′電圧、例えば＋ＶＢ を越える電圧が印加された場
合を考える。このとき、演算増幅器Ａｌの出力端字即ち
ダイオード群Ｄ１、Ｄ２の接続点電位は＋Ｖ３以上にな
る。これにより、ダイオード群Ｄ１、Ｄ２は各々第２図
の領域すで示す定電流領域で活動することになり、ダイ
オード群ＤＩ、 Ｄ２に流れる電流は１１で一定となる
。したがって、トランジスタＱｌのベース端子は＋■Ｂ
よりも抵抗器Ｒ１による電圧降下分だけ低い電位となり
、トランジスタＱ１は過大な電流を流そうとするが、抵
抗器Ｒ２による電圧降下分によってトランジスタＱ２が
オンとなり、トランジスタＱｌのベース電流を吸収する
ので抵抗器凡９へは大きな電流が流れない。一方、ダイ
オード群ＤＩに流れる定電流もトランジスタＱ２で吸収
される。トランジスタＱ３、Ｃ４はオフ状態にあるので
、ダイオード群Ｄ２に流れる電流は−ｖＩＩへ流れる。
又、抵抗器Ｉ−ｔ２とＲ３の接続点電位は最大＋ｖＢ以
下に抑えられる。
下に抑えられる。
他方、高電圧の入力信号（でよって、演算増幅器Ｎ１が
破壊若しくは特性の劣化を生じないようにするために設
けられたダイオード群Ｄ４がオンとなり、演算増幅器Ａ
Ｉを保護する。又このとき、抵抗器−Ｒ５の電圧降下に
よりＦ Ｂ Ｔ Ｑ ６、Ｃ７が定電流特性を示すよう
になり、ダイオード群Ｄ４を介して流れる電流は制限さ
れ、抵抗器Ｒ９に過大な電流は流れない。したがって、
出力端子Ｔに異常に高い電圧が印加された場合でも、抵
抗器Ｒ９に印加される電圧は最大＋ｖ１１に制限され又
、電流も制限されるので、抵抗器Ｒ９として小さな抵抗
値の抵抗器を使用しても電力破壊等の現像が生じない。
破壊若しくは特性の劣化を生じないようにするために設
けられたダイオード群Ｄ４がオンとなり、演算増幅器Ａ
Ｉを保護する。又このとき、抵抗器−Ｒ５の電圧降下に
よりＦ Ｂ Ｔ Ｑ ６、Ｃ７が定電流特性を示すよう
になり、ダイオード群Ｄ４を介して流れる電流は制限さ
れ、抵抗器Ｒ９に過大な電流は流れない。したがって、
出力端子Ｔに異常に高い電圧が印加された場合でも、抵
抗器Ｒ９に印加される電圧は最大＋ｖ１１に制限され又
、電流も制限されるので、抵抗器Ｒ９として小さな抵抗
値の抵抗器を使用しても電力破壊等の現像が生じない。
又、端子′ｒに負の高電圧が印加された場合にはトラン
ジスタｔ、ａｔ、Ｑ２がオフ、トランジスタＱ３、Ｑ４
がオン、ダイオード群Ｄ３がオンになり、前記と類似の
動作をする。
ジスタｔ、ａｔ、Ｑ２がオフ、トランジスタＱ３、Ｑ４
がオン、ダイオード群Ｄ３がオンになり、前記と類似の
動作をする。
（発明の効果）
以上述べた如く本発明の増幅回路によれば、増幅回路の
出力端子に異常に大きな電圧が印加された場合でも帰還
回路の出力電圧、出力電流は制限されるので、小さな抵
抗器の帰還抵抗を使用でき、増幅回路の出力信号に含ま
れる雑音成分を低く抑えることができる。
出力端子に異常に大きな電圧が印加された場合でも帰還
回路の出力電圧、出力電流は制限されるので、小さな抵
抗器の帰還抵抗を使用でき、増幅回路の出力信号に含ま
れる雑音成分を低く抑えることができる。
尚、ダイオード群ＤＩ、Ｄ２およびＦ Ｅ Ｔ Ｑ ５
、Ｑ６抵抗器ル５、Ｒ６、Ｒ７で構成される回路は、そ
れらの両端電圧が所定匝以、ヒになった時、定電流特性
を示す他の回路で置換できる。
、Ｑ６抵抗器ル５、Ｒ６、Ｒ７で構成される回路は、そ
れらの両端電圧が所定匝以、ヒになった時、定電流特性
を示す他の回路で置換できる。
第１図は本発明の増幅回路に使用する帰還回路のブロッ
ク図。 第２図は本発明の増幅回路に使用する逆接続されたダイ
オード群の特性図。 第３図は従来の増幅回路のブロック図。 Ａ１． Ａ２、Ａ３：演算増幅器 Ｌ：負荷 ＣＢ＝電流バッファ 出願人 横河・ヒユーレット・バッカード株式会社代理
人 弁理士 長 谷 川 次 男
ク図。 第２図は本発明の増幅回路に使用する逆接続されたダイ
オード群の特性図。 第３図は従来の増幅回路のブロック図。 Ａ１． Ａ２、Ａ３：演算増幅器 Ｌ：負荷 ＣＢ＝電流バッファ 出願人 横河・ヒユーレット・バッカード株式会社代理
人 弁理士 長 谷 川 次 男
Claims (1)
- 入力信号が入力される入力部を有する第１増幅器と、前
記第１増幅器の出力信号が入力される第２増幅器と、前
記第２増幅器の出力部に設けら汽その両端′ａ圧が所定
１直以上のとき定電流特性を示すバイアス回路と、前記
バイアス回路を介して前記第２増幅暮の出力部に接続さ
れた電流バッファと、前記電流バッファの出力部と前記
第１増幅器の前記入力部との間に設けられた抵抗器とか
ら成る増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021584A JPS60244105A (ja) | 1984-05-18 | 1984-05-18 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021584A JPS60244105A (ja) | 1984-05-18 | 1984-05-18 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244105A true JPS60244105A (ja) | 1985-12-04 |
Family
ID=14268074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021584A Pending JPS60244105A (ja) | 1984-05-18 | 1984-05-18 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015126265A (ja) * | 2013-12-25 | 2015-07-06 | アスモ株式会社 | モータ制御装置 |
| US11137268B2 (en) * | 2016-11-04 | 2021-10-05 | Hyundai Motor Company | Apparatus for generating excitation signal of resolver and vehicle including the same |
-
1984
- 1984-05-18 JP JP10021584A patent/JPS60244105A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015126265A (ja) * | 2013-12-25 | 2015-07-06 | アスモ株式会社 | モータ制御装置 |
| US11137268B2 (en) * | 2016-11-04 | 2021-10-05 | Hyundai Motor Company | Apparatus for generating excitation signal of resolver and vehicle including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2938889B2 (ja) | 電源バッテリの電圧の変動に対する保護デバイスを有する電子回路 | |
| US6542098B1 (en) | Low-output capacitance, current mode digital-to-analog converter | |
| US3761775A (en) | Protective circuit | |
| US5363063A (en) | Amplifier with an output current limiter | |
| JPS60244105A (ja) | 増幅回路 | |
| US4709171A (en) | Current limiter and method for limiting current | |
| JPH0637553A (ja) | 増幅器用ダイナミック制限回路 | |
| JPS6342882B2 (ja) | ||
| KR100218197B1 (ko) | 전류거울회로 | |
| JPH02117211A (ja) | 半導体装置 | |
| JPH0379120A (ja) | 入力保護回路 | |
| JP2860058B2 (ja) | 安定化電源回路 | |
| US5606481A (en) | Overvoltage protection for battery powered equipment | |
| US6043968A (en) | ESD protection circuit | |
| JP3423217B2 (ja) | 集積回路用の電圧制限回路 | |
| JP3192437B2 (ja) | 電源用ｉｃの短絡保護回路 | |
| US4972159A (en) | Amplifier circuit more immune to fluctuation of reference voltage | |
| JPH0127286Y2 (ja) | ||
| JPS6233348Y2 (ja) | ||
| JP3111616B2 (ja) | 入力短絡保護回路 | |
| JP2003060046A (ja) | 半導体集積回路およびそれを用いた電子装置 | |
| JPS61119073A (ja) | 集積回路 | |
| JP4363210B2 (ja) | ホールド回路 | |
| JPS5937854Y2 (ja) | 定電圧電源回路 | |
| JPH0336096Y2 (ja) |