JPS60243734A - ビデオデ−タ書込み方法 - Google Patents
ビデオデ−タ書込み方法Info
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- JPS60243734A JPS60243734A JP9860884A JP9860884A JPS60243734A JP S60243734 A JPS60243734 A JP S60243734A JP 9860884 A JP9860884 A JP 9860884A JP 9860884 A JP9860884 A JP 9860884A JP S60243734 A JPS60243734 A JP S60243734A
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- Japan
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- data
- video data
- memory area
- write
- video
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分
本発明はビデオデータ書込み方法に関する。
技術の背景
コンピュータシステム内の端末の１つとして力ｔ −Ｃ
ＲＴ （Ｃａｔｈｏｄｅ Ｒａｙ ’ｌ’ｕｂｅ ）デ
ィスプレイ装置がある。このカラーＣＲＴディスプレイ
装置は主として、ビデオ表示を行うＣＲＴとＣＲＴにビ
デオデータを供給するビデオＲＡＭ （Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ ）とからなシ、ビデオＲＡ
Ｍにはコンピュータシステム内のＣＰＵ （Ｃｅｎｔｒ
ａｌ ｐｒｏｃｅｓｓｉｎｇＵｎｉｔ）から供給される
ビデオデータが書込まれる。
ＲＴ （Ｃａｔｈｏｄｅ Ｒａｙ ’ｌ’ｕｂｅ ）デ
ィスプレイ装置がある。このカラーＣＲＴディスプレイ
装置は主として、ビデオ表示を行うＣＲＴとＣＲＴにビ
デオデータを供給するビデオＲＡＭ （Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ ）とからなシ、ビデオＲＡ
Ｍにはコンピュータシステム内のＣＰＵ （Ｃｅｎｔｒ
ａｌ ｐｒｏｃｅｓｓｉｎｇＵｎｉｔ）から供給される
ビデオデータが書込まれる。
回線などからの高速データを表示するため、およびＣＲ
Ｔディスプレイへの表示速度を向上し操作性を良くする
ためである。
Ｔディスプレイへの表示速度を向上し操作性を良くする
ためである。
従来技術と問題点
第３図は本発明が適用されるコンピュータシステムの一
例を示す図である。本図において、１１はＣＰＵであシ
、パス１２を介して種々の装置と連係する。例えば、プ
ログラム格納用のＲＯＭ（ＲｅｄＱｎｌｙ Ｍｅｍｏｒ
ｙ ） １３、種々データの一時格納を行うＲＡＭ１４
、入出力装置（Ｉｌｏ）１９、カラーＣＲＴ ディスプ
レイ装置（１，５〜１８）等である。
例を示す図である。本図において、１１はＣＰＵであシ
、パス１２を介して種々の装置と連係する。例えば、プ
ログラム格納用のＲＯＭ（ＲｅｄＱｎｌｙ Ｍｅｍｏｒ
ｙ ） １３、種々データの一時格納を行うＲＡＭ１４
、入出力装置（Ｉｌｏ）１９、カラーＣＲＴ ディスプ
レイ装置（１，５〜１８）等である。
ＣＲＴ １８にビデオ表示を行う場合、そのビデオデー
タはＣＰＵ １１から与えられ、一旦ビデオＲＡＭ（Ｖ
＠ＲＡＭ）１５に書き込まれる。書き込まれたビデオデ
ータは、ＣＲＴ制御装置（ＣＴＬ）１６のタイミング制
御のもとに、ディジタル／アナログ（Ｄ／Ａ ）変換器
１７に送出され、ここでアナログのビデオ信号に変換さ
れた後、ＣＲＴ １８に供給される。第３図のコンピュ
ータシステムにおいて、本発明は主として、ＣＰＵ １
１およびビデオＲＡＭ１５に関して言及する。
タはＣＰＵ １１から与えられ、一旦ビデオＲＡＭ（Ｖ
＠ＲＡＭ）１５に書き込まれる。書き込まれたビデオデ
ータは、ＣＲＴ制御装置（ＣＴＬ）１６のタイミング制
御のもとに、ディジタル／アナログ（Ｄ／Ａ ）変換器
１７に送出され、ここでアナログのビデオ信号に変換さ
れた後、ＣＲＴ １８に供給される。第３図のコンピュ
ータシステムにおいて、本発明は主として、ＣＰＵ １
１およびビデオＲＡＭ１５に関して言及する。
第４Ａ図は第３図のビデオＲＡＭ１５を模式的に示す図
、第４Ｂ図は第４Ａ図の円Ｂ内を拡大して示す図である
。ビデオＲＡＭ １５は図示するよりに４つのメモリエ
リアＦＬ、ＢＧ、ＦＧおよびＳＨで構成されることがあ
る。ＦＬは属性面、ＢＧはバックグランド色面、ＦＧは
フォアグランド色面、ＳＨは膨面である。属性面ＦＬは
例えば４ビツト構成のデータを有し、ＣＰＵＩＩよシ与
えられる。
、第４Ｂ図は第４Ａ図の円Ｂ内を拡大して示す図である
。ビデオＲＡＭ １５は図示するよりに４つのメモリエ
リアＦＬ、ＢＧ、ＦＧおよびＳＨで構成されることがあ
る。ＦＬは属性面、ＢＧはバックグランド色面、ＦＧは
フォアグランド色面、ＳＨは膨面である。属性面ＦＬは
例えば４ビツト構成のデータを有し、ＣＰＵＩＩよシ与
えられる。
属性面は色操作、例えばフラッシングを指定する。
同様にＣＰＵＩＩよシ与えられるＢＧはビデオ表示面の
バックグランド色（キャラクタ部分以外の色）を指定し
、ＦＧは逆にキャラクタ部分の色を指定し、ＳＨはキャ
ラクタそのものの形状を指定する。
バックグランド色（キャラクタ部分以外の色）を指定し
、ＦＧは逆にキャラクタ部分の色を指定し、ＳＨはキャ
ラクタそのものの形状を指定する。
このように構成されたビデオＲＡＭ１５に、ＣＰＵ１１
よシデータＰＬ、ＢＧ、ＦＧおよびＳＨを書き込む場合
、これらのデータの各々に対して個別にアクセスを行り
ていたため１つの有意義ビデオデータな得るのに最低４
回のアクセス操作を必要とした。従って短時間にビデオ
データの書込み−ができないという問題があった。この
問題は特にキャラクタ表示の場合に顕著となる。一般に
キャラクタ表示では、ある程度の大きさく例えば８×１
２ドクト）の範囲はＦＣ面、ＢＧ面、ＦＬ面のビデオデ
ータに変化がなく、同じ内容を繰シ返し書き込むことが
多い。これにも拘らず、毎回毎回同じビデオデータをプ
ログラムに従うてＣＰＵＩＩ からビデオＲＡＭ １５
に書き込むという無駄をあえて許容しなければならなか
った。いずれにしても、従来の方法によれば、上記の８
×１２ドツトの大きさのキャラクタをビデオ表示する例
によれば４８（＝１２ｘ４）回のアクセス、すなわちビ
デオＲＡＭ １５への書込みが必要であシ、ＣＲＴ１８
への高速表示に支障となっていた。
よシデータＰＬ、ＢＧ、ＦＧおよびＳＨを書き込む場合
、これらのデータの各々に対して個別にアクセスを行り
ていたため１つの有意義ビデオデータな得るのに最低４
回のアクセス操作を必要とした。従って短時間にビデオ
データの書込み−ができないという問題があった。この
問題は特にキャラクタ表示の場合に顕著となる。一般に
キャラクタ表示では、ある程度の大きさく例えば８×１
２ドクト）の範囲はＦＣ面、ＢＧ面、ＦＬ面のビデオデ
ータに変化がなく、同じ内容を繰シ返し書き込むことが
多い。これにも拘らず、毎回毎回同じビデオデータをプ
ログラムに従うてＣＰＵＩＩ からビデオＲＡＭ １５
に書き込むという無駄をあえて許容しなければならなか
った。いずれにしても、従来の方法によれば、上記の８
×１２ドツトの大きさのキャラクタをビデオ表示する例
によれば４８（＝１２ｘ４）回のアクセス、すなわちビ
デオＲＡＭ １５への書込みが必要であシ、ＣＲＴ１８
への高速表示に支障となっていた。
発明の目的
従って本発明は上記問題点に鑑み、１つの有意義データ
の書込みを短時間で完了できると共に同じビデオデータ
の繰返しに対しては従来よシ大幅に時間短縮が図れるビ
デオデータ書込み方法を提案することを目的とするもの
である。
の書込みを短時間で完了できると共に同じビデオデータ
の繰返しに対しては従来よシ大幅に時間短縮が図れるビ
デオデータ書込み方法を提案することを目的とするもの
である。
発°明の構成
上記目的を達成するために本発明は、前記メモリエリア
の各々に対応してビデオデータを格納するデータレジス
タを設け、又、書込み制御のための制御データを格納す
る書込み制御レジスタを設け、該制御データの内容に応
じて、ＣＰＵ １１からのビデオデータを該データレジ
スタに格納して繰シ返し対応するメモリエリアに書込む
モードと、各データレジスタに格納されたビデオデータ
を同時に対応するメモリエリアに書込むモードと、ＣＰ
ＵＩＩから直接、対応するメモリエリアに書込むモード
の少なくとも３つのモードの１つを選択自在であること
を特徴とするものである。
の各々に対応してビデオデータを格納するデータレジス
タを設け、又、書込み制御のための制御データを格納す
る書込み制御レジスタを設け、該制御データの内容に応
じて、ＣＰＵ １１からのビデオデータを該データレジ
スタに格納して繰シ返し対応するメモリエリアに書込む
モードと、各データレジスタに格納されたビデオデータ
を同時に対応するメモリエリアに書込むモードと、ＣＰ
ＵＩＩから直接、対応するメモリエリアに書込むモード
の少なくとも３つのモードの１つを選択自在であること
を特徴とするものである。
発明の実施例
第１図は本発明の方法を図解的に説明するための図であ
る。ビデオＲＡＭ１５の各メモリエリアＦＬ 、 ＢＧ
、 ＦＣおよびＳＨの各々に、ＣＰＵＩＩからの対応
するビデオデータを格納するデータレジスタ３２−ＦＬ
、３２−ＢＧ、３２−ＦＧおよび３２− ＳＨが設けら
れる。又、書込み制御レジスタ３１も設けられる。なお
、これらレジスタは通常８ビツトで構成されるので、便
宜上取扱うデータも８ビツト構成（４ビツトデータの２
連続として）としている。ＣＰＵＩＩからのビデオデー
タは、これらデータレジスタ３２− ＦＬ〜３２− Ｓ
Ｈに格納しておくことができる。格納されたビデオデー
タを、対応するメモリエリアへ書き込むのか、又は、Ｃ
ＰＵ １１からのビデオデータを従来どおシ、直接、対
応するメモリエリアに書き込むのかはレジスタ３１内の
制御データＣＦＬ、ＣＢＧ、ＣＦＧおよびＣ８Ｈによっ
て指定される。本図の例では、Ｃ３Ｈ＝’Ｏ”であるか
ら膨面データはＣＰＵ １１から直接メモリエリアＳＨ
に書込む。他の制御データは全て“１＃となっているの
で、各データレジスタ３２− ＦＬ〜３２− Ｆ’Ｇか
ら、対応するメモリエリアＦＬ ＳＦＧ へ書込みがな
される。このようにすると、制御データが″ｌ＃であれ
ばメモリアクセスなしに自動的にビデオデータの書込み
がなされ、又、その１１＃が立っている限り、繰り返し
同一のビデオデータを書込むことができる（第１の書込
みモード）。又、同時に制御データが１１”となりてい
るビデオデータ同士は同時に書込みがなされる（第２の
書込みモード）。制御データが″０″であれば、遂次更
新されたビデオデータが、データレジスタを経由せずに
ＣＰＵＩＩ かも直接メモリエリアに書込まれる（第３
の書込みモード）。
る。ビデオＲＡＭ１５の各メモリエリアＦＬ 、 ＢＧ
、 ＦＣおよびＳＨの各々に、ＣＰＵＩＩからの対応
するビデオデータを格納するデータレジスタ３２−ＦＬ
、３２−ＢＧ、３２−ＦＧおよび３２− ＳＨが設けら
れる。又、書込み制御レジスタ３１も設けられる。なお
、これらレジスタは通常８ビツトで構成されるので、便
宜上取扱うデータも８ビツト構成（４ビツトデータの２
連続として）としている。ＣＰＵＩＩからのビデオデー
タは、これらデータレジスタ３２− ＦＬ〜３２− Ｓ
Ｈに格納しておくことができる。格納されたビデオデー
タを、対応するメモリエリアへ書き込むのか、又は、Ｃ
ＰＵ １１からのビデオデータを従来どおシ、直接、対
応するメモリエリアに書き込むのかはレジスタ３１内の
制御データＣＦＬ、ＣＢＧ、ＣＦＧおよびＣ８Ｈによっ
て指定される。本図の例では、Ｃ３Ｈ＝’Ｏ”であるか
ら膨面データはＣＰＵ １１から直接メモリエリアＳＨ
に書込む。他の制御データは全て“１＃となっているの
で、各データレジスタ３２− ＦＬ〜３２− Ｆ’Ｇか
ら、対応するメモリエリアＦＬ ＳＦＧ へ書込みがな
される。このようにすると、制御データが″ｌ＃であれ
ばメモリアクセスなしに自動的にビデオデータの書込み
がなされ、又、その１１＃が立っている限り、繰り返し
同一のビデオデータを書込むことができる（第１の書込
みモード）。又、同時に制御データが１１”となりてい
るビデオデータ同士は同時に書込みがなされる（第２の
書込みモード）。制御データが″０″であれば、遂次更
新されたビデオデータが、データレジスタを経由せずに
ＣＰＵＩＩ かも直接メモリエリアに書込まれる（第３
の書込みモード）。
第３の書込みモードは従来どおシであるが、第１又は第
２の書込みモードによれば、メモリアクセス操作を実質
的に排除できるから、書込み時間は大幅に短縮される。
２の書込みモードによれば、メモリアクセス操作を実質
的に排除できるから、書込み時間は大幅に短縮される。
これは同一のビデオデータを何回も繰シ返し書込む場合
に顕著な効果を表わす。
に顕著な効果を表わす。
要するに、従来に比べ、複数のビデオデータの同時書込
みと、同一ビデオデータの自動繰シ返し書込みとがさら
に実行可能となシ、高速書込みを実現できる。従ってＣ
ＲＴｌ ８へのビデオ表示が短時間で完了する。
みと、同一ビデオデータの自動繰シ返し書込みとがさら
に実行可能となシ、高速書込みを実現できる。従ってＣ
ＲＴｌ ８へのビデオ表示が短時間で完了する。
第２図は本発明の方法を実施するーハードウェア例を示
す回路図である。なお、既述の構成要素と実質的に同じ
ものには、同一の参照番号又は記号を付して示す。各ビ
デオデータＶＳＨ、ＶＦＧ 。
す回路図である。なお、既述の構成要素と実質的に同じ
ものには、同一の参照番号又は記号を付して示す。各ビ
デオデータＶＳＨ、ＶＦＧ 。
ＶＢＧおよびＶＦＬは、対応するデータレジスタ３２−
８Ｒ〜３２−ＦＬ Ｋ格納されてから、又はこれらをバ
イパスしてデータセレクタ４６− ＳＨ〜４６− ＦＬ
に至る。
８Ｒ〜３２−ＦＬ Ｋ格納されてから、又はこれらをバ
イパスしてデータセレクタ４６− ＳＨ〜４６− ＦＬ
に至る。
一方、制御データＣ３Ｈ−ＣＦＬがＣＰＵＩＩよシ供給
され書込み制御レジスタ３１に格納される。
され書込み制御レジスタ３１に格納される。
又、このときビデオＲＡＭ１５への書込み要求ＭＷＴＣ
がＡＮＤＮ−ゲート群の各一方の入力に共通に印加され
る。さらにその書込み要求ｄ！ＳＨに対するものか、Ｆ
Ｇに対するものか等を表示する信号５ＨＷＣ，ＦＧＷＣ
，ＢＧＷＣ，ＦＬＷＣも、ＣＰＵ１１よりＡＮＤ ゲー
ト群４３の各他方の入力に印加される。第１図の例によ
れば、Ｃ３Ｈ＝“１＃であシ、インバータ群４１の対応
する１つを通って“１”とな、ｊ５、ＡＮＤＮ−ゲート
群の対応するゲートにおいて、ＡＮＤＮ−ゲート群の対
応する１つおよびＯＲゲート４５を通過した５ＨＷＣ（
＝″″１″）とＡＮＤがとられ、メモリエリアＳＲへの
書込み指示信号ＳＨＷが、ＯＲゲート群４７の対応する
１つから出力される。一方、ＡＮＤＮ−ゲート群の対応
する１つ（ＳＨの場合であるから最上段のＡＮＤゲート
）から出力された″１”によシ、データセレクタ４６−
ＳＨ内のスイッチを下側に切シ換える。
がＡＮＤＮ−ゲート群の各一方の入力に共通に印加され
る。さらにその書込み要求ｄ！ＳＨに対するものか、Ｆ
Ｇに対するものか等を表示する信号５ＨＷＣ，ＦＧＷＣ
，ＢＧＷＣ，ＦＬＷＣも、ＣＰＵ１１よりＡＮＤ ゲー
ト群４３の各他方の入力に印加される。第１図の例によ
れば、Ｃ３Ｈ＝“１＃であシ、インバータ群４１の対応
する１つを通って“１”とな、ｊ５、ＡＮＤＮ−ゲート
群の対応するゲートにおいて、ＡＮＤＮ−ゲート群の対
応する１つおよびＯＲゲート４５を通過した５ＨＷＣ（
＝″″１″）とＡＮＤがとられ、メモリエリアＳＲへの
書込み指示信号ＳＨＷが、ＯＲゲート群４７の対応する
１つから出力される。一方、ＡＮＤＮ−ゲート群の対応
する１つ（ＳＨの場合であるから最上段のＡＮＤゲート
）から出力された″１”によシ、データセレクタ４６−
ＳＨ内のスイッチを下側に切シ換える。
これにより、ＣＰＵ１１からのビデオデータＶＳＨが直
接メモリエリアＳＨへ供給される。
接メモリエリアＳＨへ供給される。
第１図の例によればＣＦＧ−ＣＦ’Ｌが１１”であυ、
例えばＣＦＧについてみると、この“１＃とＡＮＤＮ−
ゲート群の対応する１つにおいて、ＡＮＤＮ−ゲート群
の対応する１つを通過したＦＧＷＣとＡＮＤがとられ、
メモリエリアＦＧへの書込み指示信号ＦＧＷがＯＲゲー
ト群４７の対応する１つから出力される。一方、インバ
ータ群４１の対応する１つからは′０”が出力され、対
応するＡＮＤゲート４４よシ１０＃が出力される。これ
は、データセレクタ４６− ＦＧのスイッチを上側に切
シ換え、データレジスタ３２− ＦＣに格納されている
ビデオデータをメモリエリアＦＧへ供給する。この場合
、ＢＧ、ＦＬについても、ＣＢＧ−１１’ 、ＣＦＬ＝
″′１＃となっているから（第１図の例による）、同様
にデータレジスタ３２−ＢＧ、３２−ＦＬ のビデオデ
ータがそれぞれメモリエリアＢＧ、ＦＬへ供給される。
例えばＣＦＧについてみると、この“１＃とＡＮＤＮ−
ゲート群の対応する１つにおいて、ＡＮＤＮ−ゲート群
の対応する１つを通過したＦＧＷＣとＡＮＤがとられ、
メモリエリアＦＧへの書込み指示信号ＦＧＷがＯＲゲー
ト群４７の対応する１つから出力される。一方、インバ
ータ群４１の対応する１つからは′０”が出力され、対
応するＡＮＤゲート４４よシ１０＃が出力される。これ
は、データセレクタ４６− ＦＧのスイッチを上側に切
シ換え、データレジスタ３２− ＦＣに格納されている
ビデオデータをメモリエリアＦＧへ供給する。この場合
、ＢＧ、ＦＬについても、ＣＢＧ−１１’ 、ＣＦＬ＝
″′１＃となっているから（第１図の例による）、同様
にデータレジスタ３２−ＢＧ、３２−ＦＬ のビデオデ
ータがそれぞれメモリエリアＢＧ、ＦＬへ供給される。
これらＦＧ、ＢＧ、ＦＬへの供給はほぼ同時になされる
。なおデータレジスタへのビデオデータの格納はＣＰＵ
からの書込み命令による。
。なおデータレジスタへのビデオデータの格納はＣＰＵ
からの書込み命令による。
発明の詳細
な説明したように本発明によれば、複数のメモリエリア
への同時書込みと、１つのメモリエリアに対する、メモ
リアクセスなしの繰り返し書込みとが可能となシ、従来
に比して一層高速なビデオデータの書込みが実現される
。
への同時書込みと、１つのメモリエリアに対する、メモ
リアクセスなしの繰り返し書込みとが可能となシ、従来
に比して一層高速なビデオデータの書込みが実現される
。
第１図は本発明の方法を図解的に説明するだめの図、第
２図は本発明の方法を実施する一層・−ドウエア例を示
す回路図、第３図は本発明が適用されるコンピュータシ
ステムの一例を示す図、第４Ａ図は第３図のビデオＲＡ
Ｍ１５ を模式的に示す図、第４Ｂ図は第４Ａ図の円Ｂ
内を拡大して示す図である。 １１・・・中央処理装置（ＣＰＵ）、１５・・・ビデオ
ＲＡＭ、１８・・・ＣＲＴ、３１・・・書込み制御レジ
スタ、３２− ＦＬ 、 ３２− ＢＧ 、 ３２−
ＦＧ 、 ３２− ＳＨ・・・データレジスタ、４６−
ＦＬ、４６−ＢＧ、４６− ＦＣ、４６−ＳＨ・・・デ
ータセレクタ、ＦＩ、 、 ＢＧ 。 ＦＧ、ＳＨ・ 、ｄ％リエリア、ＶＦＬ、ＶＢＧ、ＶＦ
Ｇ、ＶＳＨ・・・ビデオデータ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
２図は本発明の方法を実施する一層・−ドウエア例を示
す回路図、第３図は本発明が適用されるコンピュータシ
ステムの一例を示す図、第４Ａ図は第３図のビデオＲＡ
Ｍ１５ を模式的に示す図、第４Ｂ図は第４Ａ図の円Ｂ
内を拡大して示す図である。 １１・・・中央処理装置（ＣＰＵ）、１５・・・ビデオ
ＲＡＭ、１８・・・ＣＲＴ、３１・・・書込み制御レジ
スタ、３２− ＦＬ 、 ３２− ＢＧ 、 ３２−
ＦＧ 、 ３２− ＳＨ・・・データレジスタ、４６−
ＦＬ、４６−ＢＧ、４６− ＦＣ、４６−ＳＨ・・・デ
ータセレクタ、ＦＩ、 、 ＢＧ 。 ＦＧ、ＳＨ・ 、ｄ％リエリア、ＶＦＬ、ＶＢＧ、ＶＦ
Ｇ、ＶＳＨ・・・ビデオデータ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- １、中央処理装置から複数のメモリエリアに対してそれ
ぞれ対応するビデオデータを書き込むためのビデオデー
タ書込み方法において、前記メモリエリアの各々に、対
応する前記ビデオデータを格納することができるデータ
レジスタを付加し、各前記メモリエリアに対する書込み
を制御するための制御データを各該メモリエリア対応で
格納する書込み制御レジスタを設け、各該、制御データ
の内容に従って、前記中央処理装置からの前記ビデオデ
ータを予め前記データレジスタに格納した後繰り返し同
一の該ビデオデータを対応する前記メモリエリアに書込
む第１の書込みモードと、各前記データレジスタに格納
された前記ビデオデータを同時に対応する前記メモリエ
リアに書き込む第２の書込みモードと、前記中央処理装
置からの前記ビデオデータを直接、対応する前記メモリ
エリアに書き込む第３の書込みモードの少なくとも３つ
の書込みモードの１つを選択して書込みを行うことを特
徴とするビデオデータ書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9860884A JPS60243734A (ja) | 1984-05-18 | 1984-05-18 | ビデオデ−タ書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9860884A JPS60243734A (ja) | 1984-05-18 | 1984-05-18 | ビデオデ−タ書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60243734A true JPS60243734A (ja) | 1985-12-03 |
Family
ID=14224305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9860884A Pending JPS60243734A (ja) | 1984-05-18 | 1984-05-18 | ビデオデ−タ書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60243734A (ja) |
-
1984
- 1984-05-18 JP JP9860884A patent/JPS60243734A/ja active Pending
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