JPS60241397A - フレ−ムアライナ装置 - Google Patents
フレ−ムアライナ装置Info
- Publication number
- JPS60241397A JPS60241397A JP9835184A JP9835184A JPS60241397A JP S60241397 A JPS60241397 A JP S60241397A JP 9835184 A JP9835184 A JP 9835184A JP 9835184 A JP9835184 A JP 9835184A JP S60241397 A JPS60241397 A JP S60241397A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- timing
- frame
- frame phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はフレームアライナ装置に関し、特に時分割交換
機のインタフェース装置において伝送路側フレーム位相
を交換機側フレーム位相に変換するフレームアライナ装
置に関する。
機のインタフェース装置において伝送路側フレーム位相
を交換機側フレーム位相に変換するフレームアライナ装
置に関する。
従来技術
従来、この種のインタフェース装置に使用されるフレー
ムパルス、す回路の一般的な構成は第１図に示すように
なっている。図において、１はフレーム位相変換用メモ
リ、２はメモリ書込制御回路、３はメモリ読出制御回路
、４はメモリの書込アドレスと読出アドレスとの、うち
いずれかを選択するセレクタ、５は直並列変換回路、６
は並直列変換回路を夫々示している。
ムパルス、す回路の一般的な構成は第１図に示すように
なっている。図において、１はフレーム位相変換用メモ
リ、２はメモリ書込制御回路、３はメモリ読出制御回路
、４はメモリの書込アドレスと読出アドレスとの、うち
いずれかを選択するセレクタ、５は直並列変換回路、６
は並直列変換回路を夫々示している。
第１図に示した構成を有するフレームアライナ回路は、
伝送路のフレーム位相を示すフレームパルスＦＰＲと、
伝送路から抽出されたクロック化−＼ 号ＣＬＫＲと更には伝送路から受信したデータパルス列
Ｄｏとを入力信号として受け、交換機側から受ける交換
機のフレーム位相を示すフレームパルスＦＰＳと、交換
機のクロック信号ＣＬＫＳ によって指示されたタイミ
ングに従ってデータパルス列Ｄ３を交換機に対して出力
するものである。
伝送路のフレーム位相を示すフレームパルスＦＰＲと、
伝送路から抽出されたクロック化−＼ 号ＣＬＫＲと更には伝送路から受信したデータパルス列
Ｄｏとを入力信号として受け、交換機側から受ける交換
機のフレーム位相を示すフレームパルスＦＰＳと、交換
機のクロック信号ＣＬＫＳ によって指示されたタイミ
ングに従ってデータパルス列Ｄ３を交換機に対して出力
するものである。
このフレームアライナ回路内では、受信データパルス列
ＤＯは直並列変換回路５にてデータ速度を下げられ、し
かる後にメモリ書込制御回路２の制御によりバッファメ
モリ１へ書込まれる。この時メモリ書込制御回路２から
発生される書込アドレスＡＲがセレクタ４を介してメモ
リ１へ送出されて当該アドレスＡＲに応じてデータＤ１
が書込まれるのである。
ＤＯは直並列変換回路５にてデータ速度を下げられ、し
かる後にメモリ書込制御回路２の制御によりバッファメ
モリ１へ書込まれる。この時メモリ書込制御回路２から
発生される書込アドレスＡＲがセレクタ４を介してメモ
リ１へ送出されて当該アドレスＡＲに応じてデータＤ１
が書込まれるのである。
読出制御回路３は、交換機側からフレームパルスＦＰＳ
とクロック信号ＣＬＫＳとを受けて読出アドレスＡＳと
パラレルロード信号ＳＬを発生する。よって、読出され
たパラレルデータＤ２は並直列変換回路６によシ直列デ
ータＤ３に変換されて交換機側フレーム位相を有して導
出されることになる。
とクロック信号ＣＬＫＳとを受けて読出アドレスＡＳと
パラレルロード信号ＳＬを発生する。よって、読出され
たパラレルデータＤ２は並直列変換回路６によシ直列デ
ータＤ３に変換されて交換機側フレーム位相を有して導
出されることになる。
このように、フレームアライナ回路では、伝送路側フレ
ーム位相と交換機側フレーム位相とが相互に無関係とな
っているので、書込と読出しの両タイミングが競合する
ことが生じ得る。そこで、これを防止するために、読出
制御回路３から書込制御回路２へ制御線ＣＴＬを介して
競合防止用情報が送出されるようになっている。そのた
めに、複雑な競合防止回路が必要となる欠点を有してい
る。
ーム位相と交換機側フレーム位相とが相互に無関係とな
っているので、書込と読出しの両タイミングが競合する
ことが生じ得る。そこで、これを防止するために、読出
制御回路３から書込制御回路２へ制御線ＣＴＬを介して
競合防止用情報が送出されるようになっている。そのた
めに、複雑な競合防止回路が必要となる欠点を有してい
る。
本発明は上記従来技術の欠点を排除すべくなされたもの
であって、その目的とするところは、フレーム位相変換
をマイクロプロセッサ等のデータ処理装置によるプログ
ラム制御にて行うようにし、発明の構成 本発明によるフレームアライナ装置は、マイクロプロセ
ッサ等によるデータ処理装置がその入力ポートから伝送
路側のフレーム位相に従って受信ディジタルデータを読
取り、当該データ処理装置内の作業用メモリへこれを一
旦格納し、一方、交換機側フレーム位相に従ってこの作
業メモリ内のｉ網データを出力ポートへ書込んで伝送路
側フレーム位相から交換機側フレーム位相へ変換するよ
うに構成されてなるものである。
であって、その目的とするところは、フレーム位相変換
をマイクロプロセッサ等のデータ処理装置によるプログ
ラム制御にて行うようにし、発明の構成 本発明によるフレームアライナ装置は、マイクロプロセ
ッサ等によるデータ処理装置がその入力ポートから伝送
路側のフレーム位相に従って受信ディジタルデータを読
取り、当該データ処理装置内の作業用メモリへこれを一
旦格納し、一方、交換機側フレーム位相に従ってこの作
業メモリ内のｉ網データを出力ポートへ書込んで伝送路
側フレーム位相から交換機側フレーム位相へ変換するよ
うに構成されてなるものである。
実施例
以下に第２図を用いて本発明の詳細な説明する。
図において、第１図と同等部分及び同等信号は同一符号
によシ示されている。マイクロプロセッサは、ＣＰＵ
（中央処理装置）７と、プログラム等が予め格納された
ＲＯＭ（ＩＪ−ドオンリメモ１月８と、入力受信データ
を一旦格納すると共にＣＰＵ７９騨制御データを一時記
憶するＲＡｔ（ランダムアクセスメモリ）９と、入力及
び出力ポート１０及び１１を有している。これ等各構成
回路間はデータ（アドレス、コントロールを含む）バス
１５を介して互いに接続されている。
によシ示されている。マイクロプロセッサは、ＣＰＵ
（中央処理装置）７と、プログラム等が予め格納された
ＲＯＭ（ＩＪ−ドオンリメモ１月８と、入力受信データ
を一旦格納すると共にＣＰＵ７９騨制御データを一時記
憶するＲＡｔ（ランダムアクセスメモリ）９と、入力及
び出力ポート１０及び１１を有している。これ等各構成
回路間はデータ（アドレス、コントロールを含む）バス
１５を介して互いに接続されている。
受信データＤｏは直並列変換回路５にてデータ速度を下
げられ、信号線Ｄ１を介して入力ポート１０へ書込まれ
る。この直並列変換回路５と入カポ−）１０との書込動
作は受信側タイミング作成回路１２にて制御される。こ
のタイミング作成回路１２は、ＣＰＵ７に対し割込信号
線ＩＮＴＯによってフレーム先頭が入力ポート１０へ書
込まれたタイミングを知らせると共に、信号線ｌＮＴｌ
にょシ各タイムスロットの入力ポート１０への書込が完
了したことを知らせるようになっている。
げられ、信号線Ｄ１を介して入力ポート１０へ書込まれ
る。この直並列変換回路５と入カポ−）１０との書込動
作は受信側タイミング作成回路１２にて制御される。こ
のタイミング作成回路１２は、ＣＰＵ７に対し割込信号
線ＩＮＴＯによってフレーム先頭が入力ポート１０へ書
込まれたタイミングを知らせると共に、信号線ｌＮＴｌ
にょシ各タイムスロットの入力ポート１０への書込が完
了したことを知らせるようになっている。
一方、出力データのタイミング制御は、送信側タイミン
グ制御回路１３による割込信号線ＩＮＴ２及びＩＮＴ３
によシ行われる。割込信号線ＩＮＴ２は交換機側フレー
ム位相をＣＰＵ７へ知らせる頭出し信号であシ、他の割
込信号線ＩＮＴ３は、各タイムスロットのデータを出力
ポート１１に出力すべきタイミングをＣＰＵ７へ知らせ
てデータ出力動作を起動させるだめのものである。
グ制御回路１３による割込信号線ＩＮＴ２及びＩＮＴ３
によシ行われる。割込信号線ＩＮＴ２は交換機側フレー
ム位相をＣＰＵ７へ知らせる頭出し信号であシ、他の割
込信号線ＩＮＴ３は、各タイムスロットのデータを出力
ポート１１に出力すべきタイミングをＣＰＵ７へ知らせ
てデータ出力動作を起動させるだめのものである。
出力ポート１１へ出力された通話路データは信号線Ｄ２
を介して並直列変換回路６へ入力されて直列変換され、
出力信号線Ｄ３として導出される。
を介して並直列変換回路６へ入力されて直列変換され、
出力信号線Ｄ３として導出される。
上記のマイクロプロセッサの動作は、ＲＯＭ８に収容さ
れている命令によシ制御される。作業用メモリであるＲ
ＡＭ９は、入力ポート１０から読込んだデータを出力ポ
ート１１へ出力するまでの間尚該データを一旦格納する
ためのバッファメモリとして使用されることになる。
れている命令によシ制御される。作業用メモリであるＲ
ＡＭ９は、入力ポート１０から読込んだデータを出力ポ
ート１１へ出力するまでの間尚該データを一旦格納する
ためのバッファメモリとして使用されることになる。
制御ポート１４は図示せぬ外部装置との間で制御情報、
例えば回線の障害情報等をＣＰＵ７へ知らせたシ、装置
内の障害情報を外部へ通知するだめのものである。
例えば回線の障害情報等をＣＰＵ７へ知らせたシ、装置
内の障害情報を外部へ通知するだめのものである。
発明の効果
叙上の如く、本発明によれば、フレーム位相変換をマイ
クロプロセッサ等のデータ処理装置によるプログラム制
御で行うと共にフレーム位相変換用のバッファメモリを
マイクロプロセッサの作業用メモリと併用することによ
り以下の効果を有する。
クロプロセッサ等のデータ処理装置によるプログラム制
御で行うと共にフレーム位相変換用のバッファメモリを
マイクロプロセッサの作業用メモリと併用することによ
り以下の効果を有する。
先ず、従来は布、線論理にて行っていた入力側と出力側
とのタイミング競合の防止を、マイクロプロセッサのプ
ログラム（ソフトウェア）にて行うことが可能となシバ
−ドウエアが簡単となる。
とのタイミング競合の防止を、マイクロプロセッサのプ
ログラム（ソフトウェア）にて行うことが可能となシバ
−ドウエアが簡単となる。
次に、マイクロプロセッサを外部から制御することによ
り回路の正常性の確認をなすことが容易となる。例えば
、特定タイムスロットに対応するメモリエリアの書込、
読出の試験を他のタイムスロットに影響を与えることな
く行うことが可能となる。
り回路の正常性の確認をなすことが容易となる。例えば
、特定タイムスロットに対応するメモリエリアの書込、
読出の試験を他のタイムスロットに影響を与えることな
く行うことが可能となる。
また、マイクロプロセッサがスリップの制御をを行うこ
とから、スリップ時に重複あるいは脱落するデータの長
さを外部からの制御で自在とすることができる。
とから、スリップ時に重複あるいは脱落するデータの長
さを外部からの制御で自在とすることができる。
更には、伝送路上の特定タイムスロットを介して受信す
る対局警報の監視をもマイクロプロセッサに行わせるこ
とが可能となる。
る対局警報の監視をもマイクロプロセッサに行わせるこ
とが可能となる。
第１図は従来のフレームアライナ回路のブロック図、第
２図は本発明の実施例のブロック図である。 主要部分の符号の説明 ７・・・ＣＰＵ ８・・・ＲＯＭ ９・・・ＲＡＭ１０
・・・入力ボート１１・・・出力ポート１５・・・デー
タバス 出願人日本電気株式会社 代理人 弁理士 柳 川 信
２図は本発明の実施例のブロック図である。 主要部分の符号の説明 ７・・・ＣＰＵ ８・・・ＲＯＭ ９・・・ＲＡＭ１０
・・・入力ボート１１・・・出力ポート１５・・・デー
タバス 出願人日本電気株式会社 代理人 弁理士 柳 川 信
Claims (1)
- 時分割交換機のインタフェース装置において伝送路側フ
レーム位相を交換機側フレーム位相に変換するフレーム
アライナ装置であって、予め設定されたプログラムによ
シ動作するデータ処理装置と、このデータ処理装置によ
り書込読出制御自在なメモリとを有し、受信ディジタル
信号を入力ポートから伝送路側フレーム位相に従って読
取シ前記メモリへ格納し、交換機側フレーム位相に従っ
て前記メモリからの読出データを出力ポートへ導出する
よう構成したことを特徴とするフレームアライナ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9835184A JPS60241397A (ja) | 1984-05-16 | 1984-05-16 | フレ−ムアライナ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9835184A JPS60241397A (ja) | 1984-05-16 | 1984-05-16 | フレ−ムアライナ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241397A true JPS60241397A (ja) | 1985-11-30 |
Family
ID=14217470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9835184A Pending JPS60241397A (ja) | 1984-05-16 | 1984-05-16 | フレ−ムアライナ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0536464A2 (en) * | 1991-10-10 | 1993-04-14 | Nec Corporation | SONET DS-N desynchronizer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136045A (en) * | 1980-03-07 | 1981-10-23 | Ibm | Synchronized communication system |
-
1984
- 1984-05-16 JP JP9835184A patent/JPS60241397A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136045A (en) * | 1980-03-07 | 1981-10-23 | Ibm | Synchronized communication system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0536464A2 (en) * | 1991-10-10 | 1993-04-14 | Nec Corporation | SONET DS-N desynchronizer |
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