JPS60231224A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS60231224A JPS60231224A JP59086912A JP8691284A JPS60231224A JP S60231224 A JPS60231224 A JP S60231224A JP 59086912 A JP59086912 A JP 59086912A JP 8691284 A JP8691284 A JP 8691284A JP S60231224 A JPS60231224 A JP S60231224A
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- JP
- Japan
- Prior art keywords
- reset
- circuit
- power
- reset circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Instruments For Viewing The Inside Of Hollow Bodies (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、外部装置ケリセットするリセット回路に関
する。
する。
近年たとえば内視鏡分野においても光源装置、内視鏡用
カメラ、そしてこのカメラにデータを設定するためのデ
ータ設定装置等にＣＰＵを搭載し、このＣＰＵにより各
装置の作動制御が行なわれ、又各装置間における信号伝
送（通信）の制御が行なわれるよ５になってきた。たと
えば光源装置を親局としてその他の外部装置を子局とし
て通信の制御を行う場合、親局のＣＰＵが暴走した時こ
れｔ検知して親局及び子局のｅ Ｐ Ｕ’＄にリセット
をかけないと正常な通信動作は再開できない。そこで、
子局のＣＰＵ等？リセットするために親局。
カメラ、そしてこのカメラにデータを設定するためのデ
ータ設定装置等にＣＰＵを搭載し、このＣＰＵにより各
装置の作動制御が行なわれ、又各装置間における信号伝
送（通信）の制御が行なわれるよ５になってきた。たと
えば光源装置を親局としてその他の外部装置を子局とし
て通信の制御を行う場合、親局のＣＰＵが暴走した時こ
れｔ検知して親局及び子局のｅ Ｐ Ｕ’＄にリセット
をかけないと正常な通信動作は再開できない。そこで、
子局のＣＰＵ等？リセットするために親局。
子局間にリセットラインな設け、このリセットラインに
より親局から子局にリセット信号？送ることが考えられ
る。しかしこれでは、通信ラインとは別にリセットライ
ンケわざわざ設けなければならないし、その配線が複雑
となる不具合があった。
より親局から子局にリセット信号？送ることが考えられ
る。しかしこれでは、通信ラインとは別にリセットライ
ンケわざわざ設けなければならないし、その配線が複雑
となる不具合があった。
この発明は上述゛の不具合？解消するためになされたも
ので、専用のリセットラインを必要とせず構成が簡単な
外部装置のリセット回路を提供すること？目的とする。
ので、専用のリセットラインを必要とせず構成が簡単な
外部装置のリセット回路を提供すること？目的とする。
この発明は、第１の装置のリセット回路のリセット信号
圧より、第２の装置の電源の供給を一時的にストップさ
せて、第２の装置のＣＰＵ等にリセット？かけるリセッ
ト回路である。
圧より、第２の装置の電源の供給を一時的にストップさ
せて、第２の装置のＣＰＵ等にリセット？かけるリセッ
ト回路である。
〔実施例」
以下、この発明の一実施例？図面に基づいて詳細に説明
する。この実施例においては、この発明のリセット回路
な内視鏡用光源装置及びデータ設定装置に適用した場合
について述べる。
する。この実施例においては、この発明のリセット回路
な内視鏡用光源装置及びデータ設定装置に適用した場合
について述べる。
光源装置１は、親局として、セントラルプｐセツシング
豆゛ニット（ＣＰＵ）２、及びこのＣＰＵ２と７ドレス
／データバスライン３によって接続されたリードオンリ
ーメモリ（ＲＯＭ）４、ランダムアクセスメモリ（ＲＡ
Ｍ）５、入出ｊｙホードは接地され、他端は抵抗９な介
して正電源に接続されている。ＳＷ８と抵抗９の接続点
はパワーオン検知回路ｌＯの入力端忙接続されている。
豆゛ニット（ＣＰＵ）２、及びこのＣＰＵ２と７ドレス
／データバスライン３によって接続されたリードオンリ
ーメモリ（ＲＯＭ）４、ランダムアクセスメモリ（ＲＡ
Ｍ）５、入出ｊｙホードは接地され、他端は抵抗９な介
して正電源に接続されている。ＳＷ８と抵抗９の接続点
はパワーオン検知回路ｌＯの入力端忙接続されている。
このパワーオン検知回路ｌＯ及び上記暴走検知回路７の
出力端はＯＲ回路１１＆介してリセット回路１２０入力
端に接続されている。リセット回路１２の出力端は、Ｃ
Ｐ［Ｊ２．ｌ１０６の各リセット入力端及び、パルス発
生回路１３０入力端に接続されている。
出力端はＯＲ回路１１＆介してリセット回路１２０入力
端に接続されている。リセット回路１２の出力端は、Ｃ
Ｐ［Ｊ２．ｌ１０６の各リセット入力端及び、パルス発
生回路１３０入力端に接続されている。
一万、交流電源１４はトランス１５を介してダイオード
ブリッジ１６に接続される。ダイオードブリッジ１６は
３端子レギユレータ１７の端子ＩＮ及びＧＮＤに接続さ
れる。レギュレータ１７の端子ＯＵＴはアナログスイッ
チ１８の一端１８ａに接続される。７すｐグスイッチ１
８の他端１８ｂは上記ＳＷ８と連動してＯＮ、ＯＦＦす
るスイッチ８ａの一端に接続され、スイッチ８ａの他端
は電源出力端１９の一万の出力端１９ａ［接続される。
ブリッジ１６に接続される。ダイオードブリッジ１６は
３端子レギユレータ１７の端子ＩＮ及びＧＮＤに接続さ
れる。レギュレータ１７の端子ＯＵＴはアナログスイッ
チ１８の一端１８ａに接続される。７すｐグスイッチ１
８の他端１８ｂは上記ＳＷ８と連動してＯＮ、ＯＦＦす
るスイッチ８ａの一端に接続され、スイッチ８ａの他端
は電源出力端１９の一万の出力端１９ａ［接続される。
また、電源出力端１９の他力の出力端１９ｂは接地され
ている。ところで上記パルス発生回路１３の出力端は７
すｐグスイッチ１８の制御信号入力端１８ｃＫ接続され
ている。
ている。ところで上記パルス発生回路１３の出力端は７
すｐグスイッチ１８の制御信号入力端１８ｃＫ接続され
ている。
上記出力端１９は、電源ライン２０を通して、データ設
定装置（ＤＳＡ）２１の電源入力端２２に接続される。
定装置（ＤＳＡ）２１の電源入力端２２に接続される。
電源入力端２２の一万の入力端２２ｍはパワーオン検知
回路２３０入力端に接続され、他方の入力端２２ｂは接
地されている。パワーオン検知回路２３の出力端はリセ
ット回路２４０入力端に接続される。リセット回路２４
の出力端は、ＤＳＡ２１内のＣＰＵ、Ｉｌｏ等（図示せ
ず）のリセット入力端に接続されている。
回路２３０入力端に接続され、他方の入力端２２ｂは接
地されている。パワーオン検知回路２３の出力端はリセ
ット回路２４０入力端に接続される。リセット回路２４
の出力端は、ＤＳＡ２１内のＣＰＵ、Ｉｌｏ等（図示せ
ず）のリセット入力端に接続されている。
光源装置１内には、光源、送気ポンプ（いずれも図示せ
ず）が設けられ、内ｆＪｌｉｉ＃ｌ（図示せず）内に配
設されたライトガイドファイバ、送気路に対して、ｍ明
光及び空気？それぞれ供給するようになっている。また
、内視鏡の接眼部に取り付けられたカメラ（図示せず）
から出力される測光信号は工１０６に入力するようにな
っている。上記、光源及び送気ポツプの各制御回路（図
示せず）はｌ１０６に接続されている。そして、ＣＰＵ
２は、上記側光信号の按分等の計算や、上記光源及び送
気ポンプの光景及び送気量？制御している。
ず）が設けられ、内ｆＪｌｉｉ＃ｌ（図示せず）内に配
設されたライトガイドファイバ、送気路に対して、ｍ明
光及び空気？それぞれ供給するようになっている。また
、内視鏡の接眼部に取り付けられたカメラ（図示せず）
から出力される測光信号は工１０６に入力するようにな
っている。上記、光源及び送気ポツプの各制御回路（図
示せず）はｌ１０６に接続されている。そして、ＣＰＵ
２は、上記側光信号の按分等の計算や、上記光源及び送
気ポンプの光景及び送気量？制御している。
光源装置１のｌ１０６とＤＳＡ２１のｌ１０（図示せず
）は通信ライン（図示せず）Ｋ、より接続されており、
種々のデータのやりとりが行なわれる。
）は通信ライン（図示せず）Ｋ、より接続されており、
種々のデータのやりとりが行なわれる。
ＤＳＡ２１は、そのキーボード（図示せず）の操作によ
り設定されたデータな光源装置１を介して上記カメラ圧
送るようになっており、この送られたデータに応じてカ
メラ内に設けられた写し込み用のＬｇＤＫ：表示できる
よう罠なっている。なお、ＤＳＡ２１は患者名、生年月
日、検食日、カルテＮｏ、 、病名等のデータ？設定、
記憶できるようになっている。
り設定されたデータな光源装置１を介して上記カメラ圧
送るようになっており、この送られたデータに応じてカ
メラ内に設けられた写し込み用のＬｇＤＫ：表示できる
よう罠なっている。なお、ＤＳＡ２１は患者名、生年月
日、検食日、カルテＮｏ、 、病名等のデータ？設定、
記憶できるようになっている。
次にこの実施例の作用を説明する。電源スィッチ８がＯ
Ｎされない時は、パワーオン検知回路１０及び暴走検知
回路７の出力はロウ（Ｌ）レベルとなり、リセット回路
１２の入力もＬレベルとなり、リセット回路１２の出力
はハイ（Ｈ）レベルとなっている。よって、ＣＰＵ２．
ｌ１０６はリセットされず、パルス発生回路１３の出力
もＨＶレベルままなのでアナログスイッチ１８はＯＮ状
態となっている。
Ｎされない時は、パワーオン検知回路１０及び暴走検知
回路７の出力はロウ（Ｌ）レベルとなり、リセット回路
１２の入力もＬレベルとなり、リセット回路１２の出力
はハイ（Ｈ）レベルとなっている。よって、ＣＰＵ２．
ｌ１０６はリセットされず、パルス発生回路１３の出力
もＨＶレベルままなのでアナログスイッチ１８はＯＮ状
態となっている。
電源スィッチ８がＯＮされると光源装置１内の各素子、
各回路に電源が供給される。そしてパワーオン検知回路
１０は、その入力がＬレベルとなり従ってその出力はＨ
レベルとなる。するとリセット回路１２の入力はＨレベ
ルとなり、リセット回路１２は負のリセットパルス？出
力する。このリセットパルス（よりＣＰＵ２及びｌ１０
６はリセットされる。−万リセットパルスがパルス発生
回路１３に入力すると、パルス発生回路１３は負のパル
スケ発生させ、アナログスイッチ１８を、このパルス期
間だけＯＦＦさせる。なお、スイッチ８ａは電源スイッ
チ８と連動してＯＮしている。
各回路に電源が供給される。そしてパワーオン検知回路
１０は、その入力がＬレベルとなり従ってその出力はＨ
レベルとなる。するとリセット回路１２の入力はＨレベ
ルとなり、リセット回路１２は負のリセットパルス？出
力する。このリセットパルス（よりＣＰＵ２及びｌ１０
６はリセットされる。−万リセットパルスがパルス発生
回路１３に入力すると、パルス発生回路１３は負のパル
スケ発生させ、アナログスイッチ１８を、このパルス期
間だけＯＦＦさせる。なお、スイッチ８ａは電源スイッ
チ８と連動してＯＮしている。
パルス発生回路１３からの上記負のパルスの立ち上がり
により、アナログスイッチ１８が再びＯＮすると、パワ
ーオン検知回路２３がこれ？検知してリセット回路２４
ケして、ＤＳＡ２３内のＣＰＵ。
により、アナログスイッチ１８が再びＯＮすると、パワ
ーオン検知回路２３がこれ？検知してリセット回路２４
ケして、ＤＳＡ２３内のＣＰＵ。
Ｉｌｏ等をリセットする。
次に、暴走検知回路７はＣＰＵ２の暴走ケ検知するとＨ
レベルケ出力する。すると、リセット回路１２０入力も
Ｈレベルとなり、リセット回路１２は、負のリセットパ
ルスを出力する。するとＣＰＵ２及びｌ１０６はリセッ
トされる。一方、パルス発生回路１３は、このリセット
パルスが入力すると、負のパルスを出力する。するとア
ナログスイッチ１８は、このパルス期間だけＯＦＦして
、その後再びＯＮする。よって、ＤＢ４２３内のＣＰＵ
。
レベルケ出力する。すると、リセット回路１２０入力も
Ｈレベルとなり、リセット回路１２は、負のリセットパ
ルスを出力する。するとＣＰＵ２及びｌ１０６はリセッ
トされる。一方、パルス発生回路１３は、このリセット
パルスが入力すると、負のパルスを出力する。するとア
ナログスイッチ１８は、このパルス期間だけＯＦＦして
、その後再びＯＮする。よって、ＤＢ４２３内のＣＰＵ
。
Ｉ１０％ｆｔ、上述のパワーオン時と同様にリセットさ
れる。
れる。
なお、この発明は上述の実権例には限定されない。たと
えば、ＤＳＡ２１の電源供給は光源装置ｌからでなくて
もよく、とにか（Ｄ８Ａ２１の電源ライン２０の中間部
にアナログスイッチ１８が設けられていればよい。又、
電源−ラインをＯＮ。
えば、ＤＳＡ２１の電源供給は光源装置ｌからでなくて
もよく、とにか（Ｄ８Ａ２１の電源ライン２０の中間部
にアナログスイッチ１８が設けられていればよい。又、
電源−ラインをＯＮ。
Claims (1)
- 第１のＣＰＵと少なくとも第１のＣＰＵをリセットする
第１のリセット回路？有する第１の装置と、第２のＣＰ
Ｕと少なくとも第２のＣＰＵをリセットする第２のリセ
ット回路な有する第２の装置と、第１の装置と第２の装
置間で通信な行う通信ラインと、第２の装置に電源な供
給するための電源ラインと、この電源ラインに接続され
電源の立上がりな検知して第２のリセット回路を作動さ
せる手段と〜第１のリセット回路のリセット信号により
上記電源ラインを一時的に非導通とする手段な備えたこ
とな特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086912A JPS60231224A (ja) | 1984-04-28 | 1984-04-28 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086912A JPS60231224A (ja) | 1984-04-28 | 1984-04-28 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231224A true JPS60231224A (ja) | 1985-11-16 |
Family
ID=13900054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086912A Pending JPS60231224A (ja) | 1984-04-28 | 1984-04-28 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231224A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244329U (ja) * | 1985-09-03 | 1987-03-17 | ||
| JPS62183230U (ja) * | 1986-05-07 | 1987-11-20 | ||
| JPH0537659A (ja) * | 1991-07-26 | 1993-02-12 | Aiphone Co Ltd | 情報通信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130131A (en) * | 1981-02-03 | 1982-08-12 | Nippon Denso Co Ltd | Multiple computer device |
| JPS589488A (ja) * | 1981-07-09 | 1983-01-19 | Pioneer Electronic Corp | 複数の中央演算処理装置を有するシステムの中央演算処理装置の復帰機構 |
-
1984
- 1984-04-28 JP JP59086912A patent/JPS60231224A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130131A (en) * | 1981-02-03 | 1982-08-12 | Nippon Denso Co Ltd | Multiple computer device |
| JPS589488A (ja) * | 1981-07-09 | 1983-01-19 | Pioneer Electronic Corp | 複数の中央演算処理装置を有するシステムの中央演算処理装置の復帰機構 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244329U (ja) * | 1985-09-03 | 1987-03-17 | ||
| JPH0441379Y2 (ja) * | 1985-09-03 | 1992-09-29 | ||
| JPS62183230U (ja) * | 1986-05-07 | 1987-11-20 | ||
| JPH0537659A (ja) * | 1991-07-26 | 1993-02-12 | Aiphone Co Ltd | 情報通信装置 |
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