JPS60230697A - マトリックス表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマトリックス表示体の駆動回路に関し、特に放
電表示装置（ブ２ズマディスプレイパネル）に用いて最
適なものである。

背景技術とその問題点 文字や映像の表示手段の一つとしてＸＹマ）　ＩＪラッ
クスの放電表示パネルが知られている。Ｘ電極群（情報
％他）は例えはアノードで表示惰報に対応した高電圧と
低電圧が与えられる。Ｙ電極群（走査電極）は例えばカ
ソードで線順次で走査（負電圧パルスの印加）が行われ
る。

このような放電表示パネルのアノード駆動回路は、例え
ば第１図のようなシリアルの表示データをパラレルデー
タに変換するシフトレジスタ付きのドライバー列１０Ａ
、１０Ｂを備えている。とあ ころが表パネルの分解能を高めるために放′＃Ｌ′＃Ｌ
極を高密度にすると、アノード本数か増大した分だけシ
フトレジスタの段数が増え、表示のフレーム周波数が一
足であれば、シフトレジスタの転送スピードか足らなく
なる。

そこで第２囚のように表示データを２ビツトパラレルに
変換してから並列的に動作する二つのドライバー列１０
Ａ、ＩＯＢに供給することか考えられる。この場合、各
ドライバー列１０Ａ、１０Ｂのパラレル出力線を第２図
のように交互に織シ込んで表示パネルのアノード電極の
引出し部に接続しなければならない。回路とパネルとの
電気接続は一般に駆動ＩＣをマウントしたフレキシブル
プリント基板によって行われるから、第２図のような構
成では、フレキシブルプリント基板を両面パターンとす
ると共にまたスルーホールを用いてラインの織り込み部
分を作らなければならない。従って非常にコスト高とな
る上、信頼性が著しく低下する。

発明の目的 本発明は上述の問題にかんがみてなされたものであって
、駆動回路を工夫してマトリックス表示パネルの電極端
子と駆動回路とを容易に且つ信和性高く結合することを
目的とする。

発明の概要 本発明のマトリックス表示体の駆動回路は複数群に分割
された画素列の各群ごとに設けられた駆動回路部と、画
素の配列方向の時系列を実質的に有する表示データを上
記各群の駆動回路部に並列供給し得るデータに変換する
データ配列の夏換回路とを具備している。この構成によ
り、コスト低減、高信頼性、高実装密度が図れる。

実施例 以下本発明を実施例に基いて説明する。

第３図は本発明の印刷配線端子装置が適用される放電表
示装置（ブ２ズマ・ディスプレイ・パネルＰＤＰ　）の
略平面図で、第４図は部分断面図である。この放電パネ
ルは前面ガラス１、背面ガラス２及びこれらに挾まれ２
微小放電空間を隔てたＹマトリックス形状のアノード電
極３（情報電極）、カソード電極４（走査電極）がら成
っている。カソード′ｆ！Ｌ極４の下には、絶縁層５を
介して複数相（８相）に分離されたトリガー電極６がカ
ソード電極４に沿って（平行に）配設式れている。

アノード電極３は一本置きに上側及び下側のアノード駆
動回路７Ａ、７Ｂに結合でれ、表示データ入力（シリア
ル）に基いて駆動回路７Ａ、７Ｂのシフトレジスタ（パ
ラレル出力〕及びスイッチング出力素子を介して表示情
報電圧がカソードの走査に同期して与えられる。

カソード電極４にはカソード走査回路８によって上から
下に線順次で負電圧か与えられ、選択されたカソード電
極４と高圧が印加芒れたアノード電極３との間で放電発
光が生じる。

トリガー電極６はトリガー回路９＃こよって相順次で駆
ｗＪはれ、選択された相のトリガー電極６にはカソード
走査タイミングと合わせて高圧のパルス状トリガー電圧
が与えられる。するとトリガー電極６と対向するカソー
ド電極４との間で桶火故’Ｋ（誘引放電）が生じ、この
放電による空間イオンによりカソード−アノード間の放
電開始電圧が引き下げられ、アノード−カソード間の主
放−が誘引される。

第５図はアノード駆動回路７Ａ、７Ｂの回路図で、駆動
される放電表示パネル１１のアノード本数及びカソード
本数は一例として６４０本×４００本である。アノード
電極３は奇数番号トン）（１，３，５・・・・叩・　）
及び偶数番号ドツト（２，４６・・・・・・・・・　）
に分けられ、電極交互に上下に振分けて上側及び下側の
端子部を介して駆動回路７Ａ。

ＩＢに結合される。アノード駆動回路３の端子部は水平
方向に二群に分けられ、各群ごとに並列的に動作１６　
ドライバー列１０　Ａ、１０Ｂ　（１ＯＮ、１０Ｍ）に
よって駆動される。これらのドライバー列は既述のよう
にシリアル入力／パラレル出方のシフトレジスタ及び各
シフト段出方に結合されたドライブトランジスタから成
っている。

ドライバー列Ｉ　ＯＡ、１０Ｂ及ヒ１　ＯＮ、１０Ｂ’
は第２図と同様に並列的に動作するものであるか、必要
があれは第１図の如くに直列動作に変更できるように、
駆動回路のプリント基板にジャンパー線用パターン１２
Ａ、１２Ｂか設けられ、ジャンパー線のつなぎ変えによ
って、並列／直列の変更が可能となっている。並列動作
時ｌこはジャンパー線１３Ａ、１３Ｂが図の如く結合さ
れている。

表示のための入力データは放電表示パネル１１の水平方
向に沿ったアノード列の順序（第５図の左から右）で送
られて来るので、この入力データｆ　）−５イハー列１
０Ａ、１０Ｂ（１０，￥、１０Ｂ’）に供給する二群の
データに分けるためにデータ変換回路１４か設けられて
いる。

第６図はデータ変換回路１４の原理的回路図で、入力デ
ータとして奇数番号ドツトの表示情報と偶数番号ドツト
の表示情報とか並列２ビツトで送られて来る場合におけ
る上側アノード駆動回路７Ａのための変換回路を示して
いる。データ変換回路１４は基本的にはシリアル人力／
シリアル出力のシフトレジスタ１５でＳ成され、入力の
奇数番号データ１，３．５・・・・・・・・・６３９が
レジスタ１４に入った後に先端及び中間の出力端子から
二群に分けられたデータＤｏ％Ｄ１が並行して取出され
て、ドライバー列１０Ａ、１０Ｂに導出される。

以上のように第５図の構成によれは、第２図のように並
列動作するドライバー列１０Ａ、１０Ｂ（シフトレジス
タ）の出力を交互に織り込む必要が無いから、表示パネ
ル１１の端子とドライバー列１０Ａ、１０Ｂの出力ライ
ンとの間を結合するフレキシブルプリント配線板のパタ
ーンが簡素化され、よシ低コストで、しかも高い信頼度
で高慴度に実装することがｌ１ｉＪ能となる。

なお第６図のシフトレジスタ１５の代りにｋＬＡＭ　ｒ
、２用いて、書込み及び読出しのアドレス操作によって
入力データを並列ブロック化することかできる。この場
合には、入力データか並列４ビツトや並列８ビツトの場
合でも変換処理を行うことができる。

第１図は入力データが並列８ビツトの場合のデータ変換
回路１４のブロック回路図である。この実施例のデータ
変換回路は６４０ドツト（１水平ライン分）のラインバ
ッファーを２ライン分持っている。各ラインのバッファ
ーは２群に分けられ°ζいて、・メモリーＭｌ及びＭ２
が１本のラインバッファーを構成し、メモ’Ｊ−Ｍ３、
Ｍ４が他の１本のラインバッファーを構成している。各
ラインバッファーは変互に書込み／読出しの動作を行な
いリアルタイムでデータ変換の作業か行われる。

書込みアドレスは書込みタイミングジェネレータ１７で
発生され、読出しアドレスは読出しタイミングジェネレ
ータ１８で形成される。これらの書込み及び読出しアド
レスはセレクター１９．２０で切換えられてメモリーＭ
１〜Ｍ４のアドレス入力に与えられる。これらのセレク
ター１９．２０は書込み／読出しのモード切換回路２Ｈ
こよって制御される。各タイミングジェネレータ１７．
１８及びモード切換回路２１は外部から与えられる水平
パルスＨ１垂直パルスＶ及びクロックに基いて動作し、
またこれらの同期信号は同期信号タイミングジェネレー
タ２２で調整されてから、アノード駆動回路７Ａ、７Ｂ
やカソード走査回路８等に導出される。

メモ！７−Ｍ１〜Ｍ４の出力は書込み／続出し命令に同
期して動作するデータセレクタ２３．２４を介して、第
５図のドライバー列１０Ａ、１０Ｂ。

１ＯＮ、１０Ｂ′に導出される。データ０（Ｄｏ）、デ
ータ１（１）１）、データ２（Ｄ２）及びデータ３（Ｄ
３〕は並列的ｌこ（同時に２出力される。

第８図のデータ処理フローチャートに示すように、入力
データは８ビツトパラレルデータ（Ｂ１〜Ｂ７）を１セ
グメントとして１ラインにつき８０セグメント分送られ
て来る。第１セグメントＳ１のデータは、表示パネル１
１の急足水平ラインにおける１査から８香までのドツト
表示情報で、第２セグメン）８２のデータは９番から１
６番まで、第３セグメントＳ３・・・・・・・・・・・
・・・・のように表示面と対応している。

メモｖ−Ｍｌ、Ｍ２が書込みサイクルのとき、第８図の
ように第１〜第４０セグメン１−８１〜８４０のデータ
がメモリーＭ１のアドレス０〜３９に、また第４１〜第
８０セグメント８４１〜Ｓ８０のデータがメモリーＭ２
のアドレス０〜３９に入れられる。次にメモリーＭ１、
Ｍ２の読出しサイクルでは、メモリーＭ１、Ｍ２から並
行して２ビツトずつ読出され、４ビツトパラレルのデー
タブロックか次々と形成される。

１ブロツクのデータはＤｏ％Ｄ１、Ｄ２、ＤＳから成り
、これらは第５図の各ドライバー列１０に、１０Ｂ。

１ＯＮ、１０　Ｂ’に夫々分岐して導出でれる。第１ブ
ロツクに１のデータのｌ）Ｏが第１セグメントの第１ド
ツトで、Ｄ２か第２ドツトに対応し、これらは上下左側
のドライバー列１０Ａ及び１０ＡｊｆＣ与、ｔられる。

またＤＩが第４０セグメントの第３２１ドツトで、Ｄ５
が第３２２ドツトに対応し、これらは上下右側のドライ
バー列１０Ｂ及び１０Ｂ′に与えられる。次のブロック
のデータのＤｏは第３ドツト、Ｄ２は第４ドツト、Ｄｌ
は第３２３ドツト、Ｄ３は第３２４ドツトに夫々対応す
る。このようにして上下、左右に分けられた表示データ
がドライノく一列１０Ａ、１　ｏ＊、１０Ｂ、１　ｏＢ
′に２ツチ嘔れ、１ラインの走査周期（１本のカソード
ラインの選択朋間）の間保持式れて所要の１ラインの表
示が達成される。

第９図はアノード電極３をｎ群に分けた場合の駆動回路
図で、各群かドライバー列２５−１．２５−２・・・・
・・・・・２５−ｎによって並列的に駆動される。入力
データは例えばｎビットパラレルであって、データ変換
回路１４によって群ごとのデータに変換されて各ドライ
バー列２５−１〜２５−ｎ　に供給される。貰た第５図
と同様に各ドライバー列２５−１〜２５−ｎ　を並列か
ら直列につなぎ変えるため７Ｎ６ターン１２及びジャン
パー森１３が設けられている。直列動作はドライバー２
５−１〜２５−ｎ　のシフトレジスタとして動作速度が
より速いものを用いた場合に採用される。この場合には
データ変換回路１４は不要であり、入力データが直接に
ドライバー列２５−１〜２５−ｎに供給される。

以上本発明を実施例に基いて説明したが、本発明は他の
マｌ−ＩＪラックス表示パネル、例えば液晶表示板、電
光表示板、ＬＥＤ表示板などに適用することができる。

発明の効果 本発明は上述の如く、画素配列方向の時系列を有する表
示データを、複数群に分けた画素の個々の群の駆動回路
部に並列供給し倚るようにデータ配列を変換したので、
個々の群の駆動回路部のデータ転送速度が元の入力デー
タの伝送速度の群数分の１に低−ドされる上、従来のよ
うに複数群の駆動回路部の出力を画素配列順序で交互に
織込むように画素の゛電極端子に結合てせる必要が無い
から、駆動回路部の出力ラインの配線パターンが非常に
簡素化され、画素音度か高い読分解能の表示体であって
も、簡素なプリント配線パターンを用いて尚い信頼度で
駆動回路部と画素の電極端子とを結合することが可能と
なる。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例のフ゛ラズマ放軍表
示パネルの従来のアノード駆動回路の回路図、第３図は
本発明の駆動回路が適用されるプラズマ表示パネルの略
平面図、第４図は部分断面南、第５図は本発明を適用し
た表示パネルのアノード駆動回路の一実施例を示す回路
図、第６図は第５図のデータ変換回路の回路図、第７Ｍ
はデータ変換回路の別の実施例を示す回路図、第８図は
第７図の動作フローチャート、第９図はアノード駆動回
路の別の実施例を示す回路図である。 なお図面に用いた符号において、 ３　・・・・・・・・・・・・アノード電極４　・・・
・・・・・・・・・カソード電極５　・・・・・・・・
・・・・絶縁層 ６　・・・・・・・・・・・・　トリガー電極７Ａ、７
Ｂ・・・アノード駆動回路 １０Ａ、１０Ｂ ・・・・・・・・・・・・ドライバー列１１・・・・・
・・・・・・・放電表示パネル１４・・・・・・・・・
・・・データ変換回路１５・・・・・・・・・・・・シ
フトレジスタである。 代理人　上屋　勝 〃　常　包　芳　男

Claims (1)

【特許請求の範囲】
1. 複数群に分割された画素列の各群ごとに設けられた駆動
   回路部と、画素の配列方向の時系列を実質的に有する表
   示データを上記各群の駆動回路部ｔζ並列供給し得るデ
   ータに変換するデータ配列の変換回路とを具備するマト
   リックス表示体の駆動回路。