JPS60230697A - マトリックス表示装置 - Google Patents

マトリックス表示装置

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JPS60230697A
JPS60230697A JP59087007A JP8700784A JPS60230697A JP S60230697 A JPS60230697 A JP S60230697A JP 59087007 A JP59087007 A JP 59087007A JP 8700784 A JP8700784 A JP 8700784A JP S60230697 A JPS60230697 A JP S60230697A
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JP
Japan
Prior art keywords
data
parallel
drive circuit
display
circuit
Prior art date
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Pending
Application number
JP59087007A
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English (en)
Inventor
西尾 衛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPS60230697A publication Critical patent/JPS60230697A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマトリックス表示体の駆動回路に関し、特に放
電表示装置(ブ2ズマディスプレイパネル)に用いて最
適なものである。
背景技術とその問題点 文字や映像の表示手段の一つとしてXYマ) IJラッ
クスの放電表示パネルが知られている。X電極群(情報
%他)は例えはアノードで表示惰報に対応した高電圧と
低電圧が与えられる。Y電極群(走査電極)は例えばカ
ソードで線順次で走査(負電圧パルスの印加)が行われ
る。
このような放電表示パネルのアノード駆動回路は、例え
ば第1図のようなシリアルの表示データをパラレルデー
タに変換するシフトレジスタ付きのドライバー列10A
、10Bを備えている。とあ ころが表パネルの分解能を高めるために放′#L′#L
極を高密度にすると、アノード本数か増大した分だけシ
フトレジスタの段数が増え、表示のフレーム周波数が一
足であれば、シフトレジスタの転送スピードか足らなく
なる。
そこで第2囚のように表示データを2ビツトパラレルに
変換してから並列的に動作する二つのドライバー列10
A、IOBに供給することか考えられる。この場合、各
ドライバー列10A、10Bのパラレル出力線を第2図
のように交互に織シ込んで表示パネルのアノード電極の
引出し部に接続しなければならない。回路とパネルとの
電気接続は一般に駆動ICをマウントしたフレキシブル
プリント基板によって行われるから、第2図のような構
成では、フレキシブルプリント基板を両面パターンとす
ると共にまたスルーホールを用いてラインの織り込み部
分を作らなければならない。従って非常にコスト高とな
る上、信頼性が著しく低下する。
発明の目的 本発明は上述の問題にかんがみてなされたものであって
、駆動回路を工夫してマトリックス表示パネルの電極端
子と駆動回路とを容易に且つ信和性高く結合することを
目的とする。
発明の概要 本発明のマトリックス表示体の駆動回路は複数群に分割
された画素列の各群ごとに設けられた駆動回路部と、画
素の配列方向の時系列を実質的に有する表示データを上
記各群の駆動回路部に並列供給し得るデータに変換する
データ配列の夏換回路とを具備している。この構成によ
り、コスト低減、高信頼性、高実装密度が図れる。
実施例 以下本発明を実施例に基いて説明する。
第3図は本発明の印刷配線端子装置が適用される放電表
示装置(ブ2ズマ・ディスプレイ・パネルPDP )の
略平面図で、第4図は部分断面図である。この放電パネ
ルは前面ガラス1、背面ガラス2及びこれらに挾まれ2
微小放電空間を隔てたYマトリックス形状のアノード電
極3(情報電極)、カソード電極4(走査電極)がら成
っている。カソード′f!L極4の下には、絶縁層5を
介して複数相(8相)に分離されたトリガー電極6がカ
ソード電極4に沿って(平行に)配設式れている。
アノード電極3は一本置きに上側及び下側のアノード駆
動回路7A、7Bに結合でれ、表示データ入力(シリア
ル)に基いて駆動回路7A、7Bのシフトレジスタ(パ
ラレル出力〕及びスイッチング出力素子を介して表示情
報電圧がカソードの走査に同期して与えられる。
カソード電極4にはカソード走査回路8によって上から
下に線順次で負電圧か与えられ、選択されたカソード電
極4と高圧が印加芒れたアノード電極3との間で放電発
光が生じる。
トリガー電極6はトリガー回路9#こよって相順次で駆
wJはれ、選択された相のトリガー電極6にはカソード
走査タイミングと合わせて高圧のパルス状トリガー電圧
が与えられる。するとトリガー電極6と対向するカソー
ド電極4との間で桶火故’K(誘引放電)が生じ、この
放電による空間イオンによりカソード−アノード間の放
電開始電圧が引き下げられ、アノード−カソード間の主
放−が誘引される。
第5図はアノード駆動回路7A、7Bの回路図で、駆動
される放電表示パネル11のアノード本数及びカソード
本数は一例として640本×400本である。アノード
電極3は奇数番号トン)(1,3,5・・・・叩・ )
及び偶数番号ドツト(2,46・・・・・・・・・ )
に分けられ、電極交互に上下に振分けて上側及び下側の
端子部を介して駆動回路7A。
IBに結合される。アノード駆動回路3の端子部は水平
方向に二群に分けられ、各群ごとに並列的に動作16 
ドライバー列10 A、10B (1ON、10M)に
よって駆動される。これらのドライバー列は既述のよう
にシリアル入力/パラレル出方のシフトレジスタ及び各
シフト段出方に結合されたドライブトランジスタから成
っている。
ドライバー列I OA、10B及ヒ1 ON、10B’
は第2図と同様に並列的に動作するものであるか、必要
があれは第1図の如くに直列動作に変更できるように、
駆動回路のプリント基板にジャンパー線用パターン12
A、12Bか設けられ、ジャンパー線のつなぎ変えによ
って、並列/直列の変更が可能となっている。並列動作
時lこはジャンパー線13A、13Bが図の如く結合さ
れている。
表示のための入力データは放電表示パネル11の水平方
向に沿ったアノード列の順序(第5図の左から右)で送
られて来るので、この入力データf )−5イハー列1
0A、10B(10,¥、10B’)に供給する二群の
データに分けるためにデータ変換回路14か設けられて
いる。
第6図はデータ変換回路14の原理的回路図で、入力デ
ータとして奇数番号ドツトの表示情報と偶数番号ドツト
の表示情報とか並列2ビツトで送られて来る場合におけ
る上側アノード駆動回路7Aのための変換回路を示して
いる。データ変換回路14は基本的にはシリアル人力/
シリアル出力のシフトレジスタ15でS成され、入力の
奇数番号データ1,3.5・・・・・・・・・639が
レジスタ14に入った後に先端及び中間の出力端子から
二群に分けられたデータDo%D1が並行して取出され
て、ドライバー列10A、10Bに導出される。
以上のように第5図の構成によれは、第2図のように並
列動作するドライバー列10A、10B(シフトレジス
タ)の出力を交互に織り込む必要が無いから、表示パネ
ル11の端子とドライバー列10A、10Bの出力ライ
ンとの間を結合するフレキシブルプリント配線板のパタ
ーンが簡素化され、よシ低コストで、しかも高い信頼度
で高慴度に実装することがl1iJ能となる。
なお第6図のシフトレジスタ15の代りにkLAM r
、2用いて、書込み及び読出しのアドレス操作によって
入力データを並列ブロック化することかできる。この場
合には、入力データか並列4ビツトや並列8ビツトの場
合でも変換処理を行うことができる。
第1図は入力データが並列8ビツトの場合のデータ変換
回路14のブロック回路図である。この実施例のデータ
変換回路は640ドツト(1水平ライン分)のラインバ
ッファーを2ライン分持っている。各ラインのバッファ
ーは2群に分けられ°ζいて、・メモリーMl及びM2
が1本のラインバッファーを構成し、メモ’J−M3、
M4が他の1本のラインバッファーを構成している。各
ラインバッファーは変互に書込み/読出しの動作を行な
いリアルタイムでデータ変換の作業か行われる。
書込みアドレスは書込みタイミングジェネレータ17で
発生され、読出しアドレスは読出しタイミングジェネレ
ータ18で形成される。これらの書込み及び読出しアド
レスはセレクター19.20で切換えられてメモリーM
1〜M4のアドレス入力に与えられる。これらのセレク
ター19.20は書込み/読出しのモード切換回路2H
こよって制御される。各タイミングジェネレータ17.
18及びモード切換回路21は外部から与えられる水平
パルスH1垂直パルスV及びクロックに基いて動作し、
またこれらの同期信号は同期信号タイミングジェネレー
タ22で調整されてから、アノード駆動回路7A、7B
やカソード走査回路8等に導出される。
メモ!7−M1〜M4の出力は書込み/続出し命令に同
期して動作するデータセレクタ23.24を介して、第
5図のドライバー列10A、10B。
1ON、10B′に導出される。データ0(Do)、デ
ータ1(1)1)、データ2(D2)及びデータ3(D
3〕は並列的lこ(同時に2出力される。
第8図のデータ処理フローチャートに示すように、入力
データは8ビツトパラレルデータ(B1〜B7)を1セ
グメントとして1ラインにつき80セグメント分送られ
て来る。第1セグメントS1のデータは、表示パネル1
1の急足水平ラインにおける1査から8香までのドツト
表示情報で、第2セグメン)82のデータは9番から1
6番まで、第3セグメントS3・・・・・・・・・・・
・・・・のように表示面と対応している。
メモv−Ml、M2が書込みサイクルのとき、第8図の
ように第1〜第40セグメン1−81〜840のデータ
がメモリーM1のアドレス0〜39に、また第41〜第
80セグメント841〜S80のデータがメモリーM2
のアドレス0〜39に入れられる。次にメモリーM1、
M2の読出しサイクルでは、メモリーM1、M2から並
行して2ビツトずつ読出され、4ビツトパラレルのデー
タブロックか次々と形成される。
1ブロツクのデータはDo%D1、D2、DSから成り
、これらは第5図の各ドライバー列10に、10B。
1ON、10 B’に夫々分岐して導出でれる。第1ブ
ロツクに1のデータのl)Oが第1セグメントの第1ド
ツトで、D2か第2ドツトに対応し、これらは上下左側
のドライバー列10A及び10AjfC与、tられる。
またDIが第40セグメントの第321ドツトで、D5
が第322ドツトに対応し、これらは上下右側のドライ
バー列10B及び10B′に与えられる。次のブロック
のデータのDoは第3ドツト、D2は第4ドツト、Dl
は第323ドツト、D3は第324ドツトに夫々対応す
る。このようにして上下、左右に分けられた表示データ
がドライノく一列10A、1 o*、10B、1 oB
′に2ツチ嘔れ、1ラインの走査周期(1本のカソード
ラインの選択朋間)の間保持式れて所要の1ラインの表
示が達成される。
第9図はアノード電極3をn群に分けた場合の駆動回路
図で、各群かドライバー列25−1.25−2・・・・
・・・・・25−nによって並列的に駆動される。入力
データは例えばnビットパラレルであって、データ変換
回路14によって群ごとのデータに変換されて各ドライ
バー列25−1〜25−n に供給される。貰た第5図
と同様に各ドライバー列25−1〜25−n を並列か
ら直列につなぎ変えるため7N6ターン12及びジャン
パー森13が設けられている。直列動作はドライバー2
5−1〜25−n のシフトレジスタとして動作速度が
より速いものを用いた場合に採用される。この場合には
データ変換回路14は不要であり、入力データが直接に
ドライバー列25−1〜25−nに供給される。
以上本発明を実施例に基いて説明したが、本発明は他の
マl−IJラックス表示パネル、例えば液晶表示板、電
光表示板、LED表示板などに適用することができる。
発明の効果 本発明は上述の如く、画素配列方向の時系列を有する表
示データを、複数群に分けた画素の個々の群の駆動回路
部に並列供給し倚るようにデータ配列を変換したので、
個々の群の駆動回路部のデータ転送速度が元の入力デー
タの伝送速度の群数分の1に低−ドされる上、従来のよ
うに複数群の駆動回路部の出力を画素配列順序で交互に
織込むように画素の゛電極端子に結合てせる必要が無い
から、駆動回路部の出力ラインの配線パターンが非常に
簡素化され、画素音度か高い読分解能の表示体であって
も、簡素なプリント配線パターンを用いて尚い信頼度で
駆動回路部と画素の電極端子とを結合することが可能と
なる。
【図面の簡単な説明】
第1図及び第2図は本発明の実施例のフ゛ラズマ放軍表
示パネルの従来のアノード駆動回路の回路図、第3図は
本発明の駆動回路が適用されるプラズマ表示パネルの略
平面図、第4図は部分断面南、第5図は本発明を適用し
た表示パネルのアノード駆動回路の一実施例を示す回路
図、第6図は第5図のデータ変換回路の回路図、第7M
はデータ変換回路の別の実施例を示す回路図、第8図は
第7図の動作フローチャート、第9図はアノード駆動回
路の別の実施例を示す回路図である。 なお図面に用いた符号において、 3 ・・・・・・・・・・・・アノード電極4 ・・・
・・・・・・・・・カソード電極5 ・・・・・・・・
・・・・絶縁層 6 ・・・・・・・・・・・・ トリガー電極7A、7
B・・・アノード駆動回路 10A、10B ・・・・・・・・・・・・ドライバー列11・・・・・
・・・・・・・放電表示パネル14・・・・・・・・・
・・・データ変換回路15・・・・・・・・・・・・シ
フトレジスタである。 代理人 上屋 勝 〃 常 包 芳 男

Claims (1)

    【特許請求の範囲】
  1. 複数群に分割された画素列の各群ごとに設けられた駆動
    回路部と、画素の配列方向の時系列を実質的に有する表
    示データを上記各群の駆動回路部tζ並列供給し得るデ
    ータに変換するデータ配列の変換回路とを具備するマト
    リックス表示体の駆動回路。
JP59087007A 1984-04-28 1984-04-28 マトリックス表示装置 Pending JPS60230697A (ja)

Priority Applications (1)

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JP59087007A JPS60230697A (ja) 1984-04-28 1984-04-28 マトリックス表示装置

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JP59087007A JPS60230697A (ja) 1984-04-28 1984-04-28 マトリックス表示装置

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JPS60230697A true JPS60230697A (ja) 1985-11-16

Family

ID=13902872

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JP59087007A Pending JPS60230697A (ja) 1984-04-28 1984-04-28 マトリックス表示装置

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JP (1) JPS60230697A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0594149A (ja) * 1991-10-02 1993-04-16 Mitsubishi Electric Corp 気体放電表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5320515B1 (ja) * 1970-07-30 1978-06-27
JPS57208038A (en) * 1981-06-16 1982-12-21 Fujitsu Ltd Gas-discharge display device
JPS59146090A (ja) * 1983-02-07 1984-08-21 シャープ株式会社 X−yドツトマトリクス表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5320515B1 (ja) * 1970-07-30 1978-06-27
JPS57208038A (en) * 1981-06-16 1982-12-21 Fujitsu Ltd Gas-discharge display device
JPS59146090A (ja) * 1983-02-07 1984-08-21 シャープ株式会社 X−yドツトマトリクス表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0594149A (ja) * 1991-10-02 1993-04-16 Mitsubishi Electric Corp 気体放電表示装置

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