JPS6022671Y2 - 半導体スイツチング素子のゲ−ト回路 - Google Patents
半導体スイツチング素子のゲ−ト回路Info
- Publication number
- JPS6022671Y2 JPS6022671Y2 JP4078781U JP4078781U JPS6022671Y2 JP S6022671 Y2 JPS6022671 Y2 JP S6022671Y2 JP 4078781 U JP4078781 U JP 4078781U JP 4078781 U JP4078781 U JP 4078781U JP S6022671 Y2 JPS6022671 Y2 JP S6022671Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor switching
- gate circuit
- switching element
- gate
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は制御回路に係り、特に半導体スイッチング素子
を駆動するに好適なゲート回路に関する。
を駆動するに好適なゲート回路に関する。
従来、サイリスタ、ゲートターンオフサイリスタ等の半
導体スイッチング素子のゲート回路において、半導体ス
イッチング素子のアノード端子とゲート回路の制御信号
発生部とをダイオードを介して接続し、半導体スイッチ
ング素子のアノード、カソード間の電圧を検知すること
により、制御しようとす期間内に必要最小限のゲート信
号を半導体スイッチング素子に供給、すなわち半導体ス
イッチング素子が制御しようとする期間内で、オフし始
める時のみゲート信号を供給するゲート回路が考案され
ているが、この回路では半導体スイッチング素子のアノ
ード端子に接続されるダイオードが破損（ショート）シ
た場合、主回路電源電圧が直接ゲート回路に印されるた
めゲート回路全体が破損するという欠点がある。
導体スイッチング素子のゲート回路において、半導体ス
イッチング素子のアノード端子とゲート回路の制御信号
発生部とをダイオードを介して接続し、半導体スイッチ
ング素子のアノード、カソード間の電圧を検知すること
により、制御しようとす期間内に必要最小限のゲート信
号を半導体スイッチング素子に供給、すなわち半導体ス
イッチング素子が制御しようとする期間内で、オフし始
める時のみゲート信号を供給するゲート回路が考案され
ているが、この回路では半導体スイッチング素子のアノ
ード端子に接続されるダイオードが破損（ショート）シ
た場合、主回路電源電圧が直接ゲート回路に印されるた
めゲート回路全体が破損するという欠点がある。
本考案の目的は効果的な結合方法を用いることに、安全
性の高いゲート回路を提供するにある。
性の高いゲート回路を提供するにある。
本考案は半導体スイッチング素子のアノード、カソード
間の電圧検知およびゲート信号の制御にフォトカプラー
を用いることにより、スイッチング素子の高電圧側とゲ
ート回路を電気的に絶縁しようとするものである。
間の電圧検知およびゲート信号の制御にフォトカプラー
を用いることにより、スイッチング素子の高電圧側とゲ
ート回路を電気的に絶縁しようとするものである。
第１図に示すように本考案による一実施例はゲート電源
１、制御パルス発生器２、制御パルスを増巾するための
トランジスタ４、制限抵抗３よりなるゲート回路１２、
およびサイリスタ９負荷１０、主電源１１よりなる主回
路において、サイリスタ９のアノードＡとカソードに間
に制限抵抗５、ツェナーダイオード６、およびフォトカ
プラー１３の発光ダイオード７を接続し、制御パルス発
生器２とトランジスター４のベース間にフォトカプラー
１３のフォトトランジスタ８を接続することよりなる。
１、制御パルス発生器２、制御パルスを増巾するための
トランジスタ４、制限抵抗３よりなるゲート回路１２、
およびサイリスタ９負荷１０、主電源１１よりなる主回
路において、サイリスタ９のアノードＡとカソードに間
に制限抵抗５、ツェナーダイオード６、およびフォトカ
プラー１３の発光ダイオード７を接続し、制御パルス発
生器２とトランジスター４のベース間にフォトカプラー
１３のフォトトランジスタ８を接続することよりなる。
第１図実施例の動作は次のとりである。
（１）制御パルス発生器２より所定のパルス巾の信号を
発生させる。
発生させる。
（２）この時サイリスタ９がオフ状態でかっ、基準電圧
検知素子であるツェナーダイオード６のツェナー電圧以
上の電圧がサイリスタ９に印加されておれば、制限抵抗
５、ツェナーダイオード６、発光ダイオード７を介して
電流が流れ、発光ダイオード７より光信号がフォトトラ
ンジスタ８のベースに伝達される。
検知素子であるツェナーダイオード６のツェナー電圧以
上の電圧がサイリスタ９に印加されておれば、制限抵抗
５、ツェナーダイオード６、発光ダイオード７を介して
電流が流れ、発光ダイオード７より光信号がフォトトラ
ンジスタ８のベースに伝達される。
（３）フォトトランジスタ８がオン状態となり、制御パ
ルス信号がフォトトランジスタ８を介して増巾用トラン
ジスタ４のベースに流れ込む。
ルス信号がフォトトランジスタ８を介して増巾用トラン
ジスタ４のベースに流れ込む。
（４）次に増巾された制御パルス信号がサイリスタ９の
ゲートＧに伝達され、サイリスタ９はオン状態となる。
ゲートＧに伝達され、サイリスタ９はオン状態となる。
（５）サイリスタ９のオン状態でのアノードＡとカソー
ドに間の電圧は数■であるため、ツェナーダイオード６
のツェナー電圧をこれより高く設定しておけば、発光ダ
イオード７を流れていた電流は停止、すなわちフォトト
ランジスタ８のベースへの光信号が停止−フォトトラン
ジスタ８はオフ状態となるとともにトランジスタ４もオ
フしサイリスタ９のゲートへの制御パルス信号が停止す
る。
ドに間の電圧は数■であるため、ツェナーダイオード６
のツェナー電圧をこれより高く設定しておけば、発光ダ
イオード７を流れていた電流は停止、すなわちフォトト
ランジスタ８のベースへの光信号が停止−フォトトラン
ジスタ８はオフ状態となるとともにトランジスタ４もオ
フしサイリスタ９のゲートへの制御パルス信号が停止す
る。
（６）次に主回路の負荷変動等により主回路の負荷変動
により主回路電流が低下しサイリスタ９がオフ状態にな
ると、前記（２）〜（４）の動作により再びサイリスタ
９はオン状態となる。
により主回路電流が低下しサイリスタ９がオフ状態にな
ると、前記（２）〜（４）の動作により再びサイリスタ
９はオン状態となる。
本考案の一実施例によれば、サイリスタ９がオフ状態の
時、何らかの原因で制限抵抗５、ツェナーダイオード６
がショート状態となったとしても発光ダイオード７が破
損するだけで、他のゲート回路構成部品は破損しない。
時、何らかの原因で制限抵抗５、ツェナーダイオード６
がショート状態となったとしても発光ダイオード７が破
損するだけで、他のゲート回路構成部品は破損しない。
本考案によれば主回路高電圧部とゲート回路が電気的に
絶縁されるため、安全性の高いゲート回路を構成しうる
効果がある。
絶縁されるため、安全性の高いゲート回路を構成しうる
効果がある。
第１図は本考案の一実施例を示す回路図である。
２・・・・・・制御パルス発生器、４・・・・・・増巾
用トランジスタ、６・・・・・・ツェナーダイオード、
９・・・・・・サイリスタ、１３・・・・・・フォトカ
プラー。
用トランジスタ、６・・・・・・ツェナーダイオード、
９・・・・・・サイリスタ、１３・・・・・・フォトカ
プラー。
Claims (1)
- 半導体スイッチング素子の両電極間の電圧を検知する手
段と直列に発光ダイオードを設け、制御パルス信号を発
光ダイオードの光で動作するフォトトランジスタを介し
て増巾用トランジスタのベースに加え、上記増巾用トラ
ンジスタで増巾された制御パルス信号を上記半導体スイ
ッチング素子のゲートに加えることを特徴とする半導体
スイッチング素子のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078781U JPS6022671Y2 (ja) | 1981-03-25 | 1981-03-25 | 半導体スイツチング素子のゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078781U JPS6022671Y2 (ja) | 1981-03-25 | 1981-03-25 | 半導体スイツチング素子のゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155848U JPS57155848U (ja) | 1982-09-30 |
| JPS6022671Y2 true JPS6022671Y2 (ja) | 1985-07-05 |
Family
ID=29837889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078781U Expired JPS6022671Y2 (ja) | 1981-03-25 | 1981-03-25 | 半導体スイツチング素子のゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022671Y2 (ja) |
-
1981
- 1981-03-25 JP JP4078781U patent/JPS6022671Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57155848U (ja) | 1982-09-30 |
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